JPH036758A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH036758A JPH036758A JP1142451A JP14245189A JPH036758A JP H036758 A JPH036758 A JP H036758A JP 1142451 A JP1142451 A JP 1142451A JP 14245189 A JP14245189 A JP 14245189A JP H036758 A JPH036758 A JP H036758A
- Authority
- JP
- Japan
- Prior art keywords
- mode
- bus
- stage
- microprocessor
- signal
- Prior art date
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- Granted
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- Storage Device Security (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の動作モードを持つマイクロプロセッ
サに関し、さらに詳述すればモード信号によりその外部
装置を切替えるものに関する。
サに関し、さらに詳述すればモード信号によりその外部
装置を切替えるものに関する。
第４図はナショナルセミコンダクタ社の［５ｅｒｉｅｓ
３２０００ ＤａｔａｂｏｏｋＪ 、ＰＰ、 ２−２１
０に示された従来のマイクロプロセッサのシステム接続
図であり、モード信号により複数の動作モードの別を識
別する。
３２０００ ＤａｔａｂｏｏｋＪ 、ＰＰ、 ２−２１
０に示された従来のマイクロプロセッサのシステム接続
図であり、モード信号により複数の動作モードの別を識
別する。
図において２１はｃｐｕ ＜マイクロプロセッサ）であ
り、該ｃＰＵ ２１は論理アドレスを図示しないメモリ
の物理アドレスに変換すると共にメモリ保護を行うメモ
リ管理ユニット（以下ＭＭＵという）２２にバス２３を
介してアクセス情報により論理アドレスを与えると共に
ＣＰＵ ２１がユーザモード又はスーパバイザモードの
どちらのモードで動作しているのかを示すモード信号Ｕ
／夕を与える。
り、該ｃＰＵ ２１は論理アドレスを図示しないメモリ
の物理アドレスに変換すると共にメモリ保護を行うメモ
リ管理ユニット（以下ＭＭＵという）２２にバス２３を
介してアクセス情報により論理アドレスを与えると共に
ＣＰＵ ２１がユーザモード又はスーパバイザモードの
どちらのモードで動作しているのかを示すモード信号Ｕ
／夕を与える。
ここでユーザモードはユーザのアプリケーションを動作
させるモードであり、スーパバイザモードはＯ８等のシ
ステムを動作させるモードである。
させるモードであり、スーパバイザモードはＯ８等のシ
ステムを動作させるモードである。
モード信号ＵバはＣＰＵ ２１のプロセッサ状態を示す
図示しないステータスレジスタのしビットの値で出力さ
れ、モード信号Ｕ／Ｓが“Ｈ”レベルのときはユーザモ
ードで、また“Ｌ”レベルのときはスーパバイザモード
で動作していることを示している。
図示しないステータスレジスタのしビットの値で出力さ
れ、モード信号Ｕ／Ｓが“Ｈ”レベルのときはユーザモ
ードで、また“Ｌ”レベルのときはスーパバイザモード
で動作していることを示している。
次に従来のマイクロプロセッサの動作について説明する
。
。
ＣＰｔ１２１はＭＭＵ ２２にアクセス情報を与える。
それを受けてＭＭＬＩ ２２は論理アドレスから物理ア
ドレスへの変換の外にモードに応じてメモリ領域を保護
するメモリ保護を行う。即ちＭ？ＩＩＩ ２２はモード
信号Ｕ／（を受け、そのとき設定されている保護レベル
とモード信号Ｕバの状態とでメモリ保護を行い、モード
に応じて定められたメモリ上の保Ｇ’Ｓ ｊＪ域に対す
るアクセスを行わないように制御する。
ドレスへの変換の外にモードに応じてメモリ領域を保護
するメモリ保護を行う。即ちＭ？ＩＩＩ ２２はモード
信号Ｕ／（を受け、そのとき設定されている保護レベル
とモード信号Ｕバの状態とでメモリ保護を行い、モード
に応じて定められたメモリ上の保Ｇ’Ｓ ｊＪ域に対す
るアクセスを行わないように制御する。
第５図はモード信号υパの変化タイミングとＣＰＵから
のバスアクセスとの関係を示したタイミングチャートで
ある。このＣＰＩＩ ２１では、少なくともＣＰＵ２１
がバスサイクルによりメモリに対するアクセスを行う直
前、即ちバスに次の論理アドレスを出力する直前のクロ
ックに同期してその２周期でモード信号ＩＪ／Ｓを変化
させる。そしてＣＰＵ ２１が外部に対するアクセスを
行う前の八で図示するタイミングでモード信号Ｕ／夕が
安定しているようにして、モードの切替が確実に行われ
てからメモリのアクセスが行われ、メモリの保護が確実
に行われるようにしている。
のバスアクセスとの関係を示したタイミングチャートで
ある。このＣＰＩＩ ２１では、少なくともＣＰＵ２１
がバスサイクルによりメモリに対するアクセスを行う直
前、即ちバスに次の論理アドレスを出力する直前のクロ
ックに同期してその２周期でモード信号ＩＪ／Ｓを変化
させる。そしてＣＰＵ ２１が外部に対するアクセスを
行う前の八で図示するタイミングでモード信号Ｕ／夕が
安定しているようにして、モードの切替が確実に行われ
てからメモリのアクセスが行われ、メモリの保護が確実
に行われるようにしている。
従来のマイクロプロセンサではモード信号により動作モ
ードをｃｐｕの外部に明示し、モード信号が安定してか
らメモリをアクセスしているので、ハードウェアにより
メモリ保護を実現することができる。しかしながらＣＰ
Ｕ及びその周辺装置の性能が向上し、クロックが高速化
し、バスサイクルの周期が短くなった場合、直前のクロ
ックから次のバスサイクル開始までの絶対時間が短縮し
、モード信号が変化し安定する前にバスサイクルが開始
されてしまうという虞がある。
ードをｃｐｕの外部に明示し、モード信号が安定してか
らメモリをアクセスしているので、ハードウェアにより
メモリ保護を実現することができる。しかしながらＣＰ
Ｕ及びその周辺装置の性能が向上し、クロックが高速化
し、バスサイクルの周期が短くなった場合、直前のクロ
ックから次のバスサイクル開始までの絶対時間が短縮し
、モード信号が変化し安定する前にバスサイクルが開始
されてしまうという虞がある。
この発明は上記のような事情を考慮してなされたもので
あり、モード信号が変化する間、バスアクセスを禁止す
るためバスサイクルを停止することにより、モード信号
が安定した後にバスサイクルが開始され、高速なバスサ
イクルを持つシステムにおいてモード信号により外部装
置を容易に切替えられるマイクロプロセンサを提供する
ことを目的とする。
あり、モード信号が変化する間、バスアクセスを禁止す
るためバスサイクルを停止することにより、モード信号
が安定した後にバスサイクルが開始され、高速なバスサ
イクルを持つシステムにおいてモード信号により外部装
置を容易に切替えられるマイクロプロセンサを提供する
ことを目的とする。
この発明に係るマイクロプロセッサはモード切替信号に
より動作モードを切替え、外部装置をアクセスするとき
、バス制御手段によりバスサイクルを停止させ、バスア
クセスを行わないことを保証し、その間にモード切替信
号を変化させ動作モードを切替えるようにしたものであ
る。
より動作モードを切替え、外部装置をアクセスするとき
、バス制御手段によりバスサイクルを停止させ、バスア
クセスを行わないことを保証し、その間にモード切替信
号を変化させ動作モードを切替えるようにしたものであ
る。
この発明においては外部装置へのアクセスを行わないこ
とを保証されているタイミングでモード切替信号が変化
するため、高速なバスサイクルを有するシステムにおい
ても外部装置をモード切替信号により容易に切替えるこ
とができる。
とを保証されているタイミングでモード切替信号が変化
するため、高速なバスサイクルを有するシステムにおい
ても外部装置をモード切替信号により容易に切替えるこ
とができる。
以下この発明をその実施例を示す図面に基づき説明する
。
。
第１図はこの発明に係るマイクロプロセッサのバイブラ
インを示すブロック図である。このマイクロプロセッサ
はデバッグ時にデバッグモード（以下ＤＢＧモードとい
う）とデバッグ応答モード（以下ＤＢＧＡＣにモードと
いう）とで動作する。ＤＢＧモードとは通常のデバッグ
処理を行うモードであり、ＤＢＧＡＣＫモードとは例外
処理としてのデータ処理を行いデバッグするモードであ
る。図において１は後述する外部バスインターフェイス
部（以下バスＩ／Ｆ部という）６にアクセス要求を出し
、メモリから命令コードをフェッチする命令フェッチス
テージ（以下ＩＦステージという）であり、該■Ｆステ
ージｌは命令コードをデコードする命令デコードステー
ジ（以下Ｄステージという）２、デコードされた命令コ
ード中で指定されたオペランドの実行アドレスの計算を
行うオペランドアドレス計算ステージ（以下Ａステージ
という）３、メモリよりオペランドをフェッチするオペ
ランドフェッチステージ（以下Ｆステージという）４を
介して、オペランドに対して命令コード中で指定された
演算を実行する命令実行ステージ（以下Ｅステージとい
う）５に接続されている。また外部装置とのインターフ
ェイスであるバスＩＮＦ部６はＩＰスデータ１、Ａステ
ージ３、Ｆステージ４及びＥステージ５に接続されてい
る。
インを示すブロック図である。このマイクロプロセッサ
はデバッグ時にデバッグモード（以下ＤＢＧモードとい
う）とデバッグ応答モード（以下ＤＢＧＡＣにモードと
いう）とで動作する。ＤＢＧモードとは通常のデバッグ
処理を行うモードであり、ＤＢＧＡＣＫモードとは例外
処理としてのデータ処理を行いデバッグするモードであ
る。図において１は後述する外部バスインターフェイス
部（以下バスＩ／Ｆ部という）６にアクセス要求を出し
、メモリから命令コードをフェッチする命令フェッチス
テージ（以下ＩＦステージという）であり、該■Ｆステ
ージｌは命令コードをデコードする命令デコードステー
ジ（以下Ｄステージという）２、デコードされた命令コ
ード中で指定されたオペランドの実行アドレスの計算を
行うオペランドアドレス計算ステージ（以下Ａステージ
という）３、メモリよりオペランドをフェッチするオペ
ランドフェッチステージ（以下Ｆステージという）４を
介して、オペランドに対して命令コード中で指定された
演算を実行する命令実行ステージ（以下Ｅステージとい
う）５に接続されている。また外部装置とのインターフ
ェイスであるバスＩＮＦ部６はＩＰスデータ１、Ａステ
ージ３、Ｆステージ４及びＥステージ５に接続されてい
る。
ＩＦステージ１はバスＩ／Ｆ部６に対して独立にアクセ
ス要求を出し、メモリから命令コードをフェッチしてＤ
ステージ２に出力する。Ｄステージ２はＩＰステージ１
から出力された命令コードをデコードして、そのデコー
ド結果をＡステージ３に出力する。Ａステージ３は命令
コード中で指定されたオペランドの実行アドレスの計算
を行い、必要ならばバスＩ／Ｆ部６にアクセス要求を出
し、アドレス間接参照を行い、計算したオペランドアド
レスをＦステージ４に出力する。Ｆステージ４はＡステ
ージ３から入力されたオペランドアドレスに従い、バス
Ｉ／Ｆ部６へアクセス要求を出し、外部バスを介してメ
モリよりオペランドをフェッチする。フェッチしたオペ
ランドはＥステージ５に出力される。Ｅステージ５はＦ
ステージ４から出力されたオペランドに対して命令コー
ド中で指定された演算を実行する。さらに必要であれば
バスＩ／Ｆ部６にアクセス要求を出し、その演算結果を
メモリにストアする。バスＩ／Ｆ部ＧはＡ、Ｆ、Ｂステ
ージからのアクセス要求が無い場合、【Ｆステージ１か
らのアクセス要求により、命令のブリフェッチを行う。
ス要求を出し、メモリから命令コードをフェッチしてＤ
ステージ２に出力する。Ｄステージ２はＩＰステージ１
から出力された命令コードをデコードして、そのデコー
ド結果をＡステージ３に出力する。Ａステージ３は命令
コード中で指定されたオペランドの実行アドレスの計算
を行い、必要ならばバスＩ／Ｆ部６にアクセス要求を出
し、アドレス間接参照を行い、計算したオペランドアド
レスをＦステージ４に出力する。Ｆステージ４はＡステ
ージ３から入力されたオペランドアドレスに従い、バス
Ｉ／Ｆ部６へアクセス要求を出し、外部バスを介してメ
モリよりオペランドをフェッチする。フェッチしたオペ
ランドはＥステージ５に出力される。Ｅステージ５はＦ
ステージ４から出力されたオペランドに対して命令コー
ド中で指定された演算を実行する。さらに必要であれば
バスＩ／Ｆ部６にアクセス要求を出し、その演算結果を
メモリにストアする。バスＩ／Ｆ部ＧはＡ、Ｆ、Ｂステ
ージからのアクセス要求が無い場合、【Ｆステージ１か
らのアクセス要求により、命令のブリフェッチを行う。
またＥステージ５からはＤＢＧモードかＤＢＧＡＣＫモ
ードかを識別するモード識別信号？ＩＳがバスＩ／Ｆ部
６に出力される。モード識別信号？ＩＳはＤＢＧモード
のときはＨ”レベルであり、ＤＢＧＡ（Ｊモードのとき
は“Ｌ“レベルとなっている。またバスＩ／Ｐ部６から
は図示しない外部装置へモード切替信号Ｄ［１ＧＡＣＫ
を出力する。
ードかを識別するモード識別信号？ＩＳがバスＩ／Ｆ部
６に出力される。モード識別信号？ＩＳはＤＢＧモード
のときはＨ”レベルであり、ＤＢＧＡ（Ｊモードのとき
は“Ｌ“レベルとなっている。またバスＩ／Ｐ部６から
は図示しない外部装置へモード切替信号Ｄ［１ＧＡＣＫ
を出力する。
本マイクロプロセッサは通常ＤＢＧモードで動作し、モ
ード切替信号ＤＢＧＡＣＫは“Ｌ”レベルで出力されで
いる。 ＤＢＧモードからＤＢＧＡＣＫモードへの変遷
はＥステージ５で行われ実行中の命令終了後、Ｅステー
ジ５からバスＩ／Ｆ部６へアクセス要求が出され、モー
ド識別信号ＭＳに“Ｌ″レベル出力され、続けてアクセ
スキャンセル要求が出される。
ード切替信号ＤＢＧＡＣＫは“Ｌ”レベルで出力されで
いる。 ＤＢＧモードからＤＢＧＡＣＫモードへの変遷
はＥステージ５で行われ実行中の命令終了後、Ｅステー
ジ５からバスＩ／Ｆ部６へアクセス要求が出され、モー
ド識別信号ＭＳに“Ｌ″レベル出力され、続けてアクセ
スキャンセル要求が出される。
バスＩ／Ｆ部６はＥステージ５からのアクセス要求とキ
ャンセル要求とにより最小バスサイクルに等しい時間だ
け外部バスをアクセスせずその時間の２周期の時点でモ
ード切替信号ＤＢＧＡＣＫを“Ｌ″レベル変化させる。
ャンセル要求とにより最小バスサイクルに等しい時間だ
け外部バスをアクセスせずその時間の２周期の時点でモ
ード切替信号ＤＢＧＡＣＫを“Ｌ″レベル変化させる。
ＤＢＧＡＣにモードでの処理が終了するとＥステージか
ら再びアクセス要求が出され、モード識別信号が１Ｈ”
レベルに変化する。続けてアクセスキャンセル要求が出
され、バスＩ／Ｆ部６はＥステージ５からのアクセス要
求とキャンセル要求とにより最小バスサイクルに等しい
時間だけ外部バスをアクセスせず、最小バスサイクルの
時間の〃周期の時点でモード切替信号ＤＢＧＡＣにをＨ
”レベルに変化させる。
ら再びアクセス要求が出され、モード識別信号が１Ｈ”
レベルに変化する。続けてアクセスキャンセル要求が出
され、バスＩ／Ｆ部６はＥステージ５からのアクセス要
求とキャンセル要求とにより最小バスサイクルに等しい
時間だけ外部バスをアクセスせず、最小バスサイクルの
時間の〃周期の時点でモード切替信号ＤＢＧＡＣにをＨ
”レベルに変化させる。
第２図は第１図に示したこの発明に係るマイクロプロセ
ッサを用いたデータ処理装置のブロック図である。図に
おいて７はこの発明のマイクロプロセッサであるＣＰＵ
であり、該ＣＰυ７から出力された制御信号はセレクタ
１０を介して第１の外部メモリ８又は第２の外部メモリ
９に与えられる。第１の外部メモリ８はＤＢＧモード時
の動作に使用され、第２の外部メモリ９はＤＢＧＡＣＫ
モード時の動作に使用される。セレクタ１０はＣＰＵ
７から出力されたモード切替信号ＤＢＧＡＣＫにより切
替えられ、ＤＢＧＡＣＫが“Ｌ”レベルのときは第１の
外部メモリ８を選択し、゛Ｈルベルのときは第２の外部
メモリ９を選択する。
ッサを用いたデータ処理装置のブロック図である。図に
おいて７はこの発明のマイクロプロセッサであるＣＰＵ
であり、該ＣＰυ７から出力された制御信号はセレクタ
１０を介して第１の外部メモリ８又は第２の外部メモリ
９に与えられる。第１の外部メモリ８はＤＢＧモード時
の動作に使用され、第２の外部メモリ９はＤＢＧＡＣＫ
モード時の動作に使用される。セレクタ１０はＣＰＵ
７から出力されたモード切替信号ＤＢＧＡＣＫにより切
替えられ、ＤＢＧＡＣＫが“Ｌ”レベルのときは第１の
外部メモリ８を選択し、゛Ｈルベルのときは第２の外部
メモリ９を選択する。
初期状態でＣＰＵ ７はモード切替信号ＤＢＧＡＣＫに
“Ｌ” レベルを出力し、セレクタ１０はＣＰＵ ７か
らの制御信号を第１の外部メモリ８に送る。この結果Ｃ
Ｐｔ１７は第１の外部メモリ８に対してアクセス動作を
行い、命令、データを第１の外部メモリ８からフェッチ
しデータ処理を実行する。処理実行中にＣＰＵ ７でＤ
ＢＧＡＣＫモードへの遷移が発生すると実行中の命令の
実行完了を待ってモード切替信号ＤＢＧＡＣＫを“Ｈ″
レベル変化させる。モード切替信号ＤＢＧＡＣＫの変化
によりセレクタ１０はＣＰｔ１ ７からの制御信号を第
１の外部メモリ８から第２の外部メモリ９に切り替え、
以降のＣＰＵ ７からのアクセス動作が第２の外部メモ
リ９に対して行われる。
“Ｌ” レベルを出力し、セレクタ１０はＣＰＵ ７か
らの制御信号を第１の外部メモリ８に送る。この結果Ｃ
Ｐｔ１７は第１の外部メモリ８に対してアクセス動作を
行い、命令、データを第１の外部メモリ８からフェッチ
しデータ処理を実行する。処理実行中にＣＰＵ ７でＤ
ＢＧＡＣＫモードへの遷移が発生すると実行中の命令の
実行完了を待ってモード切替信号ＤＢＧＡＣＫを“Ｈ″
レベル変化させる。モード切替信号ＤＢＧＡＣＫの変化
によりセレクタ１０はＣＰｔ１ ７からの制御信号を第
１の外部メモリ８から第２の外部メモリ９に切り替え、
以降のＣＰＵ ７からのアクセス動作が第２の外部メモ
リ９に対して行われる。
モード切替信号ＤＢＧＡＣＫが“Ｈ”レベルの期間は通
常のデータ処理としてでなく例外処理としてのデ−タ処
理が実行され、例外処理完了後、再びモー１替信号ＤＢ
ＧＡＣＫカ”Ｌ’ レヘ／ＬｚニナリＤＢＧＡＣＫモー
ドへの遷移以前と同様のＤＢＧモードに戻り、その処理
を続行する。
常のデータ処理としてでなく例外処理としてのデ−タ処
理が実行され、例外処理完了後、再びモー１替信号ＤＢ
ＧＡＣＫカ”Ｌ’ レヘ／ＬｚニナリＤＢＧＡＣＫモー
ドへの遷移以前と同様のＤＢＧモードに戻り、その処理
を続行する。
第３図は第１図で示したデータ処理装置に使用したマイ
クロプロセッサのモード切替信号ＤＢＧＡＣＭの変化タ
イミングとバスアクセスとの関係を示したタイミング図
である。モード切替信号ＤＢＧＡＣＫの変化点は最小の
バスサイクルを想定した期間の２周期の時点である。こ
れによりアクセス時間に関わらずマイクロプロセッサが
モード切替信号ＤＢＧＡｆＪを変化させるタイミングで
はハスＩ／Ｆ部６がハスサイクルを起動せず、外部バス
に対するアクセスを行わないことが保証されている。
クロプロセッサのモード切替信号ＤＢＧＡＣＭの変化タ
イミングとバスアクセスとの関係を示したタイミング図
である。モード切替信号ＤＢＧＡＣＫの変化点は最小の
バスサイクルを想定した期間の２周期の時点である。こ
れによりアクセス時間に関わらずマイクロプロセッサが
モード切替信号ＤＢＧＡｆＪを変化させるタイミングで
はハスＩ／Ｆ部６がハスサイクルを起動せず、外部バス
に対するアクセスを行わないことが保証されている。
このようにハスサイクルを実行しない期間を作り、周期
の２の時点でモート切替信号ＤＢＧＡＣＫを切り替える
ことにより、モード切替信号ＤＢＧＡ（Ｊによって外部
装置を容易に切り替えることができる。
の２の時点でモート切替信号ＤＢＧＡＣＫを切り替える
ことにより、モード切替信号ＤＢＧＡ（Ｊによって外部
装置を容易に切り替えることができる。
なおこの実施例ではＤＢＧモードとＤＢＧＡＣＫモード
との切替えを例に説明したが、この発明はこれに限るも
のではなく、モードはどのようなモードでもよく、その
モードを識別し、それに基づきモード切替信号を出力す
る間バスサイクルを停止する構成とすればどのようなモ
ードにおいても適用できることは言うまでもない。
との切替えを例に説明したが、この発明はこれに限るも
のではなく、モードはどのようなモードでもよく、その
モードを識別し、それに基づきモード切替信号を出力す
る間バスサイクルを停止する構成とすればどのようなモ
ードにおいても適用できることは言うまでもない。
以上説明したとおり、この発明によればモード切替信号
により外部装置を切り替えるデータ処理装置に使用する
マイクロプロセッサにおいて、モード切替信号によるモ
ードの切り替え時点でハスサイクルを停止させるので、
バスアクセスをしていないことを保証できるようになり
、高速なバスを持つデータ処理システムにおいてもモー
ド切替信号で容易に外部装置を切り替えることができる
。
により外部装置を切り替えるデータ処理装置に使用する
マイクロプロセッサにおいて、モード切替信号によるモ
ードの切り替え時点でハスサイクルを停止させるので、
バスアクセスをしていないことを保証できるようになり
、高速なバスを持つデータ処理システムにおいてもモー
ド切替信号で容易に外部装置を切り替えることができる
。
第１図はこの発明の一実施例のマイクロプロセッサのパ
イプラインを示すブロック図、第２図はこの発明のマイ
・クロプロセッサを使用したデータ処理装置の概略ブロ
ック図、第３図はこの発明のマイクロプロセッサを使用
したデータ処理装置におけるモード切替信号の変化タイ
ミングとバスアクセスとの関係を示したタイミング図、
第４図はナショナルセミコンダクタ社のマニュアルに示
されたモード信号を持つ従来のマイクロプロセッサのシ
ステム接続図、第５図はモード信号の変化タイミングと
ＣＰＵからのバスアクセスとの関係を示したタイミング
図である。 ５・・・命令実行ステージ ６・・・バスＩ／Ｆ部７・
・・ｃｐｕ ｓ・・・第１の外部メモリ ９・・・第
２の外部メモリ １０・・・セレクタ なお、図中、同一符号は同一、又は相当部分を示す。
イプラインを示すブロック図、第２図はこの発明のマイ
・クロプロセッサを使用したデータ処理装置の概略ブロ
ック図、第３図はこの発明のマイクロプロセッサを使用
したデータ処理装置におけるモード切替信号の変化タイ
ミングとバスアクセスとの関係を示したタイミング図、
第４図はナショナルセミコンダクタ社のマニュアルに示
されたモード信号を持つ従来のマイクロプロセッサのシ
ステム接続図、第５図はモード信号の変化タイミングと
ＣＰＵからのバスアクセスとの関係を示したタイミング
図である。 ５・・・命令実行ステージ ６・・・バスＩ／Ｆ部７・
・・ｃｐｕ ｓ・・・第１の外部メモリ ９・・・第
２の外部メモリ １０・・・セレクタ なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）複数の動作モードを有し、該動作モードに基づき
バスサイクルで外部装置をアクセスするマイクロプロセ
ッサにおいて、 前記動作モードを識別する手段と、 該手段の識別結果に基づき、動作モードを 切替えるモード切替信号を出力する手段と、前記モード
切替信号が出力されるとき、前 記バスサイクルを停止させるバス制御手段とを備えるこ
とを特徴とするマイクロプロセ ッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142451A JP2504191B2 (ja) | 1989-06-05 | 1989-06-05 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142451A JP2504191B2 (ja) | 1989-06-05 | 1989-06-05 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036758A true JPH036758A (ja) | 1991-01-14 |
| JP2504191B2 JP2504191B2 (ja) | 1996-06-05 |
Family
ID=15315617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1142451A Expired - Lifetime JP2504191B2 (ja) | 1989-06-05 | 1989-06-05 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504191B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479797B1 (en) | 2000-06-05 | 2002-11-12 | Tigers Polymer Corporation | Snow melting apparatus and heating wire for melting snow |
| JP2011511383A (ja) * | 2008-02-07 | 2011-04-07 | アナログ・デバイシズ・インコーポレーテッド | 保護された動作モードの間にシステムアクセスを制御するための方法および装置 |
-
1989
- 1989-06-05 JP JP1142451A patent/JP2504191B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479797B1 (en) | 2000-06-05 | 2002-11-12 | Tigers Polymer Corporation | Snow melting apparatus and heating wire for melting snow |
| JP2011511383A (ja) * | 2008-02-07 | 2011-04-07 | アナログ・デバイシズ・インコーポレーテッド | 保護された動作モードの間にシステムアクセスを制御するための方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2504191B2 (ja) | 1996-06-05 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 13 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 14 |
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| EXPY | Cancellation because of completion of term | ||
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Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 14 |