JPH03200080A - 集積回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野Ｊ この発明はＬＳＩのような集積回路素子を試験する集積
回路試験装置に関し、特に集積回路の応答の遅れ時間を
高速度に測定するとかできる集積回路試験装置を提供し
ようとするものである。

「従来の技術」 集積回路が意図した特性に作られたか否かを試験する場
合、集積回路の直流特性を試験する直流試験と、回路が
正常に動作するか否かを見る機能試験とが行なわれる。

機能試験には被試験集積回路に試験パターン信号を与え
、その応答出力が予め予定している期待値通りであるか
否かを見て良否を判定する試験と、試験パターン信号を
与えた時点から応答信号が出力されるまでの時間を計測
し、その応答に要する遅れ時間が予め規定した時間の範
囲内であるか否かを見て良否を判定する試験とがある。

この発明は集積回路の応答遅れ時間が規定の時間の範囲
に入るか否かを試験する場合に動作させる試験装置の改
良に関するものであり、その目的とするところは集積回
路の応答遅れ時間を短時間に計測し、高速処理を可能と
した集積回路試験装置を提供しようとするものである。

第５図に従来の集積回路試験装置の構成を示す。

回申１０はパターン発生器を示す。パターン発生器１０
は概略、シーケンスコントローラ１１と、制御メモリ１
２と、パターンメモリ１３とによって構成され、シーケ
ンスコントローラ１１から出力されるアドレス情報によ
り制御メモリ１２とパターンメモリ１３がアクセス制御
され、制御メモＩＪ１２から試験パターン発生のだめの
タイミングデータが読出され、またパターンメモリ１３
がらパターンデータと期待値パターンデータとが読出さ
れる。

制御メモリ１２から読出されたタイミングデータはタイ
ミング発生器２０に与えられる。タイミング発生器２０
は制御メモリ１２がら送られて来るタイミングデータに
基ずいて被試験集積回路４０に与える試験パターン信号
の実波形の立上り及び立下りのタイミングを規定するタ
イミングパルスを生成し、このタイミングパルスを波形
発生器３０に与える。

波形発生器３０はタイミング発生器２０から与えられる
タイミングパルスと、パターンメモリ１３から与えられ
るパターンデータに従って被試験集積回路３０の各端子
に与える試験パターン信号を生成し、被試験集積回路４
０の各端子に試験パターン信号を与える。

一方タイミング発生器２０から出力されるタイミングパ
ルスは比較器５０にも与えられる。比較器５０ではパタ
ーンメモリ１３から与えられる期待値パターンデータと
、被試験集積回路４ｏの応答信号をタイミング発生器２
０から与えられるタイミングパルスのタイミングで比較
し、不一致を検出するとその被試験集積回路４０は不良
であると判定する。

ここまでは先に説明した機能試験の中の正常に動作する
か否かを問う試験である。

被試験集積回路４０の応答遅れ時間を計測する試験は第
６図に示す如くして行なわれる。

第６図Ａに示す試験パターンＤｉＮを被試験集積回路４
０のデータ入力端子に入力する。試験パターンＩ）ｔＮ
がデータ入力端子に与えられ、更にタイミング発生器２
０から出力された第６図Ｂに示すクロックＣＬＫを被試
験集積回路４０のクロック入ツノ端子に与える。

第６図Ａに示す試験パターンＤｉ１１が被試験集積回路
４０のデータ入力端子に与えられ、更にタイミング発生
器２０から出力された第６１ｆｆｌＢに示すクロックＣ
Ｌ　Ｋを被試験集積回路４０のクロック入力端子に与え
る。

第６図Ｃは被試験集積回路４０の応答信号Ｄ　ｏ　ｕ　
ｔを示す。図示するクロックＣＬＫの立上りのタイミン
グＬ。から応答信号り。ｕｔの立上りのタイミング１　
、までが被試験集積回路４０の応答遅れ時間ＴＰｄを示
す。

この応答遅れ時間ＴＰｄを計測するために従来はタイミ
ング発生器２０において第６図已に示す比較タイミング
パルスＣＭＰを生成し、この比較タイミングパルスＣＭ
Ｐを比較器５０に与え、比較タイミングパルスＣＰＭが
与えられるタイミングで被試験集積回路４０が入力され
た試験パターンＤ８．４に相当する応答信号り。０．を
出力したか否かを期待値パターンと比較して判定する。

比較器５０において、比較タイミングパルスＣＭＰによ
る比較動作はクロックＣＬＫの１周期毎に１回行なわれ
る。つまり比較タイミングパルスＣＭＰはクロックＣＬ
Ｋの立上りのタイミングも。

を起点に同一パターンの例えばＡパターンが生成される
毎に順次遅延時間を延長させながら比較器５０に与え、
比較器５０において被試験集積回路４０の応答出力が期
待値のパターンと一致するまで比較タイミングパルスＣ
Ｍ　Ｐの遅延時間を順次延長することを繰り返し、一致
が検出された時点で比較タイミングパルスＣＭＰの遅延
時間から応答信号り。ｕＬの遅れ時間を対応させ、被試
験集積回路４０の応答信号り。ｕｔの遅延時間を規定す
る。

「発明が解決しようとする課題」 上述したように被試験集積回路４０の応答信号Ｄ　ｏｕ
ｔの遅延時間を計測するには比較タイミングパルスＣＭ
Ｐの遅延時間を順次延長することを繰返し、比較器５０
で比較タイミングパルスＣＭＰの供給タイミングにおい
て応答信号り。ｕＬが期待値と一致するまでこの動作を
繰り返す。

従来の試験装置において、比較タイミングパルスＣＭＰ
の発生タイミングを変更するには制御メモリ１２に記憶
したタイミングデータを書替える必要がある。

このために試験パターンを１試験サイクル分発生し、次
のパターン初期遅延時間に入る前に制御メモリにおける
タイミングデータを書替える必要がある。第７図にその
様子を示す。図に示す期間ＸＸは制御メモリ１２におけ
るタイミングデータの書替に要する時間を示す。

このように試験パターンの初期遅延時間毎に比較タイミ
ングパルスＣＭＰのタイミングデータを書替える期間Ｘ
Ｘを要するため試験時間が長くなる欠点がある。

「課題を解決するための手段」 この発明においてはパターン発生器を構成する制御０メ
モリからパターン発生用のタイミングデータが続出され
、このタイミングデータがタイミング発生器に与えられ
、タイミング発生器において試験パターン信号の実波形
の生成に必要なタイミング信号に変換され、このタイミ
ング信号とパターンメモリから出力されるパターンデー
タとが波形発生器に与えられて試験パターン信号を生成
し、この試験パターン信号を被試験集積回路に与え、被
試験集積回路の応答信号を比較器に与え、比較器におい
て比較タイミングパルスによって被試験集積回路の応答
信号を読込み、この応答信号と期待値パターンとを比較
し、被試験集積回路に試験パターン信号を与えた時点か
ら応答信号が得られるまでの応答遅れ時間を上記タイミ
ング発生器から比較器に与えられる比較タイミングパル
スの遅延時間で計測するようにした集積回路紙°験装置
において、 比較タイミングパルスの初期遅延時間を記憶するタイミ
ングデータ記憶器と、 比較タイミングパルスの初期遅延時間を検出する比較タ
イミングパルス初期遅延時間検出手段と、この比較タイ
ミングパルス初期遅延時間検出手段が比較タイミングパ
ルスの初期遅延時間を検出する毎にタイミングデータ記
憶器に記憶した遅延時間をタイミング発生器に与えるタ
イミングデータ選沢器このタイミングデータ選択器が比
較タイミングパルスの遅延時間の設定値を選択する毎に
タイミングデータ記憶器の遅延時間をインクリメントす
るインクリメント手段と、 とを設けて集積回路試験装置を構成したものである。

この発明の構成によれば制御メモリのタイミングデータ
を書替ることなしに比較タイミングパルスの遅延時間を
順次延長させることができる。よって短時間に被試験集
積回路の応答遅れ時間を計測することができる。

「実施例」 第１図にこの発明の実施例を示す。図中１０はパターン
発生器、２０はタイミング発生器、３０、は波形発生器
、４０は被試験集積回路、５０は比較器を示す点は先の
説明と同じである。

この発明ではパターン発生器１０とタイミング発生器２
０との間に比較タイミングパルスの初期遅延時間を検出
する比較タイミングパルス初期遅延時間検出手段６１と
、比較タイミングパルスの遅延時間を記憶したタイミン
グデータ記憶器６２と、比較タイミングパルス初期遅延
時間検出手段６１が比較タイミングパルスの初期遅延時
間を検出する毎にタイミングデータ記憶器６２の記憶値
をインクリメントするインクリメント手段６３と、比較
タイミングパルス初期遅延時間検出手段６１が比較タイ
ミングパルスの初期遅延時間を検出する毎にタイミング
発生器２０に与えるタイミングデータをタイミングデー
タ記憶器６２に記憶した遅延時間に切替るタイミングデ
ータ選択器６４とを設けた構造を特徴とするものである
。

この実施例ではタイミングデータ記憶器６２に比較タイ
ミングパルスの初期遅延時間を記憶させると共に、制御
メモリ１２からこの初期遅時間に対応するタイミングデ
ータが出力されたことを検出する一致検出回路によって
比較タイミングパルス初期遅延時間検出手段６１を構成
し、更にこの比較タイミングパルス初期遅延時間検出手
段６１が比較タイミングパルスの初期遅延時間を検出す
る毎に、その検出回数を計数するカウンタ６３Ａと、加
算器６３Ｂとによってインクリメント手段６３を構成し
た場合を示す。

つまり制御メモリ１２からパターン発生のためのタイミ
ングデータが読出される。制御メモリ１２から読出され
たタイミングデータの主要部はタイミング発生器２０に
直接与えられ、タイミングパルスに変換されて波形発生
器３０に送られる。

これに対し、比較器５０に送られる比較タイミングパル
スの発生タイミングを規定する比較タイミングデータは
タイミングデータ選択器６４を通じてタイミング発生器
２０に与えられる。

タイミングデータ選択器６４は平素は制御メモリ１２か
ら読出された比較タイミングデータをそのままタイミン
グ発生器２０に入力する状態に切替られているが、比較
タイミングパルス初期遅延時間検出手段６１が比較タイ
ミングパルスの初期遅延時間を検出する毎にタイミング
データ選択器６４はタイミングデータ記憶器６２に記憶
した比較タイミングデータを選択し、その選択した比較
タイミングデータを比較器５０に入力する。

比較タイミングパルス初期遅延時間検出手段６１は制御
卸メモリ１２から読出されるタイミングデータの中の比
較タイミングデータがタイミングデータ記憶器６２に記
憶した比較タイミングパルスの初期遅延時間と一致する
とき比較タイミングパルスの初期遅延時間とみなして比
較タイミングパルスの周期検出信号を出力する。

比較タイミングパルス初期遅延時間検出手段６１が比較
タイミングパルスの初期遅延時間を検出すると、先ず、
タイミングデータ選択器６４が切替わりタイミングデー
タ記憶器６２に記憶したタイミングデータを選択してタ
イミング発生器２０に与える。

つまりこの実施例ではインクリメント手段６３を構成す
る加算器６３Ｂの加算出力を選択する。比較タイミング
パルスの初期遅延時間の１回目の検出時点ではカウンタ
６３Ａはその計数値が未だＯであるから加算器６３Ｂは
制御メモリ１２から読出された比較タイミングパルスの
初期遅延時間に対応するタイミングデータをそのまま取
込んでタイミング発生器２０に送り込む。

タイミングデータ選択器６４が加算器６３Ｂの加算デー
タをタイミングデータ選択器６４に送り込むのと同時に
比較タイミングパルス初期遅延時間検出手段６１から出
力される検出信号をカウンタ６３Ａが計数し、■を記憶
する。

１回目の試験が終了し、比較タイミングパルス初期遅延
時間検出手段６１が２回目の初期遅延時間を検出すると
、このときは加算器６３Ｂは制御メモリ１２から読出さ
れた初期遅延時間値にカウンタ６３Ａに記憶した１を加
えでてタイミング発生器２０に例えば初期遅延時間にＩ
Ｎ秒を加えた比較タイミングデータを入力する。

このようにして比較タイミングパルスの初期遅延時間が
検出される毎に、インクリメント手段６３に記憶する計
数値が＋１され、この計数値が加算器６３Ｂで初期遅延
時間値に加えられてタイミング発生器２０に順次入力さ
れる。

この様子を第２図と第３図を用いて説明する。

図の例では制御メモリ１２において、アドレスＡが読出
されるとき比較タイミングパルスのタイミングデータＢ
が読出される場合を示す。

タイミングデータＢが読出される毎にカウンタ６３Ａの
計数値は＋１ずつ増加し、タイミング発生器２０に与え
られるタイミングデータは１回目がＢ、２回目がＢ＋１
．３回目がＢ＋２．４回目がＢ＋３に変化する。このよ
うにして比較器５゜に与えられるタイミングデータは順
次＋１ずつ増加し、比較タイミングパルスの遅延時間が
例えばＩＮ秒ずつ漸次延長され、この動作が比較器５゜
から一致検出信号が出力されるまで繰返される。

この例では４回目の試験周期で比較器５ｏが被試験集積
回路４０の応答出力を比較タイミングパルスによって読
込むことができ、その読込んだ応答信号が期待値と一致
した場合を示す。

従ゲてこのときタイミング発生器２ｏに印加したタイミ
ングデータＢ＋３が被試験集積回路４゜の応答遅れ時間
に対応する。

第４図はこの発明の他の実施例を示す。この例では比較
タイミングパルス初期遅延時間検出手段６１をパターン
回数記憶器６１Ａと、パターン計数器６１Ｂと、−数構
出回路６１Ｃとによって構成した場合を示す。

従ってこの例ではパターンの発生回数をシーケンスコン
トローラ１１から出力される信号を計数することによっ
て検出し、このパターン発生回数が比較タイミングパル
スのタイミングデータを書込んだパターンに達する毎に
一致検出回路６１Ｃから周期検出信号を発生させるよう
に構成としたものである。

つまりシーケンスコントローラ１１から出力される信号
をパターン計数器６１Ｂで計数し、パターン発生回数を
計数する。

パターン発生回数がパターン回数記憶器６１Ａに設定し
たパターン数と一致すると一致検出回路６１Ｃが一致検
出信号を出力する。つまり試験周期の先頭のパターンか
ら比較タイミングデータを書込んだパターンまでの数を
パターン回数記憶器６１、Ａに設定し、このパターン回
数に達する毎に比較タイミングパルスの初期遅延時間検
出信号を一致検出回路１６Ｃから出力させる。

一致検出回路１６Ｃから比較タイミングパルスの周期検
出信号が出力されることによりタイミングデータ選択器
６４を切替制御し、インクリメント手段６３から与えら
れるタイミングデータを選択し、タイミング発生器２０
に出力する。

インクリメント手段６３はこの例ではプリセント可能な
カウンタを用いタイミングデータ記憶器６２に設定した
比較タイミングパルスの初期遅延時間に対応するデータ
を予めプリセントしておき、この状態で比較タイミング
パルス初期遅延時間検出手段６１から周期検出信号が与
えられることによりインクリメント手段６３はそのプリ
セット値に１を加える。従って２回目の周期検出時には
＋１された遅延データがタイミングデータ選択器６４に
与えられ、比較タイミングパルスの遅延時間が順次延長
される。

「発明の効果」 以上説明したようにこの発明によれば制御メモＩＪ１２
に記憶したタイミングデータを書替ることなく、比較器
５０に与える比較タイミングパルスの供給タイミングを
試験回数毎に自動的に順次遅延させる構成としたから、
書替に要する時間だけ短縮することができる。よって集
積回路の応答遅れ時間を短時間に計測することができ、
高速処理が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例を説明するためのブロック
図、第２図及び第３図はこの発明の要部の動作を説明す
るだめの図、第４図はこの発明の他の実施例を示すブロ
ック図、第５図は従来の技術を説明するためのブロック
図、第６図及び第７図は従来の技術の動作を説明するた
めの図である。 ｌＯ：パターン発生器、２０：タイミング発生器、３０
：波形発生器、４０：被試験集積回路、５０：比較器、
６１：比較タイミングパルス初期遅延時間検出手段、６
２：タイミングデータ記憶器、６３：インクリメント手
段、６４：タイミングデータ選択器。

Claims (3)

【特許請求の範囲】
1. （１）Ａ、パターン発生器を構成する制御メモリからパ
   ターン発生用のタイミングデータが読出され、このタイ
   ミングデータがタイミング発生器に与えられ、タイミン
   グ発生器において試験パターン信号の実波形の生成に必
   要なタイミング信号に変換され、このタイミング信号と
   パターンメモリから出力されるパターンデータとが波形
   発生器に与えられて試験パターン信号を生成し、この試
   験パターン信号を被試験集積回路に与え、 被試験集積回路の応答信号を比較器に与え、比較器にお
   いて比較タイミングパルスによって被試験集積回路の応
   答信号を読込み、 この応答信号と期待値パターンとを比較し、被試験集積
   回路に試験パターン信号を与えた時点から応答信号が得
   られるまでの応答遅れ時間を上記タイミング発生器から
   上記比較器に与えられる比較タイミングパルスの遅延時
   間で計測するようにした集積回路試験装置において、 Ｂ、上記比較タイミングパルスの初期遅延時間を記憶す
   るタイミングデータ記憶器と、 Ｃ、上記比較タイミングパルスの発生周期を検出する比
   較タイミングパルス発生周期検出手段と、 Ｄ、この比較タイミングパルス発生周期検出手段が比較
   タイミングパルスの発生周期を検出する毎に、上記タイ
   ミングデータ記憶器に記憶した遅延時間をタイミング発
   生器に与えるタイミングデータ選択器と、 Ｅ、このタイミングデータ選択器が比較タイミングパル
   スの遅延時間の設定値を選択する毎に上記タイミングデ
   ータ記憶器の遅延時間をインクリメントするインクリメ
   ント手段と、 を設けたことを特徴とする集積回路試験装置。
2. （２）請求項（１）記載の比較タイミングパルス発生周
   期検出手段を、タイミングデータ記憶器と、このタイミ
   ングデータ記憶器に記憶したタイミングデータと同一デ
   ータが上記制御メモリから読出されることを検出する一
   致検出器とによって構成した集積回路試験装置。
3. （３）請求項（１）記載の比較タイミングパルス発生周
   期検出手段を、所定の周期内に発生するパターン数を記
   憶するパターン数記憶器と、集積回路に与える試験パタ
   ーン数を計数するパターンカウンタと、上記パターン数
   記憶器に記憶したパターン数とパターンカウンタの計数
   値とが一致することを検出する一致検出器とによって構
   成したことを特徴とする集積回路試験装置。