JPH03201013A - 複合電源制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複写機やレーザービームプリンタ等の電源の
制御装置に関するものである。

〔従来の技術〕

第２図に従来例のブロック図を示す。まず回路構成に関
して説明する。１は交流電源で、整流回路２の入力端子
に接続されている。整流回路２の正側の出力端子は、電
解コンデンサ３の正電極と電源トランス３３の１次−１
ｃ！１１の巻き始め端子に接続されている。その１次巻
線の巻き終りが、スイッチング用ＭＯＳ　　Ｆ　Ｅ　Ｔ
　（ｍｅｔａｌ　ｏｘｉｄｅｓｅａ＋１ｃｏｎｄｕｃｔ
ｏｒ　ｆｉｅｌｄ−ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏ
ｒ）のドレインとコンデンサ５の一端及びフライホイー
ルダイオード６のカソード端に接続されている。コンデ
ンサ５の他端は、フライホイールダイオード６のアノー
ド端子、ＭＯＳ　　ＦＥＴ４のソース、電解コンデンサ
３の負端子及び整流回路２の負側の出力端子に接続され
ている。トランス３３の２次巻線のうちの一つの巻き始
めは接地され、その巻き終り端子はダイオード７のアノ
ードに接続されている。ダイオード７のカソード端子は
、負端子が接地されているコンデンサ１０の正端子、正
側の電圧出力端子及び抵抗１３の一端子に接続されてい
る。抵抗１３の他端は一端が接地されている抵抗１４の
他端及び電圧検出回路１５の入力端子に接続されている
。電圧検出回路１５の検出信号端子はコンパレータ１６
の負信号入力端子に接続されている。コンパレータ１６
の正信号入力端子には他端が接地されている基準電源１
７の一端に接続されている。コンパレータ１６の比較結
果出力端子がＰ　Ｗ　Ｍ　（Ｐｕ１ｓｅ　ｗｉｄｔｈ　
ｍｏｄｕｌａｔｉｏｎ）回路１８のＰＷＭ制御信号入力
端子に接続されており、ＰＷＭ回路１８のＰＷＭ信号出
力端子がＭＯＳ　　ＦＥＴ４のゲート端子に接続されて
いる。

トランス３３の第２の２次巻線の巻き始めの端子は、コ
ンデンサ１１の負端子、正端子が接地されているコンデ
ンサ２１の負端子及び抵抗１９の一端子に接続されてい
る。抵抗１９の他端子は、トランジスタ２ｏのコレクタ
に接続されており、トランジスタ２０のエミッタは接地
されており、ベースは、コンパレータ２２の比較結果出
力端子に接続されている。第２の２次巻線の巻き終り端
子は、整流用のダイオード８のアノード端子に接続され
、整流用ダイオード８のカソード端子がコンデンサ１１
の正端子と抵抗２４の一端子に接続されていて、又定電
圧出力端子４１に接続されている。抵抗２４の他端は、
一端が接地されている抵抗２５の他端と、コンパレータ
２２の負信号入力端子に接続されている。又コンパレー
タ２２の正信号入力端子は、他端が接地されている基準
電源２３の一端に接続されている。

トランス３３の第３の２次巻線の巻き始め端子は、コン
デンサ１２の負端子、正端子が接地されているコンデン
サ２８の負端子及び抵抗２７の一端子に接続されている
。抵抗２７の他端子はトランジスタ２６のコレクタに接
続されている。トランジスタ２６のエミッタは接地され
ており、ベースはコンパレータ３１の比較結果出力端子
に接続されている。第３の２次巻線の巻き終り端子は、
整流用ダイオード９のアノード端子に接続され、整流用
ダイオード９のカソード端子がコンデンサ１２の正端子
と抵抗３０の一端子と定電圧出力端子４２に接続されて
いる。抵抗３０の他端は、端が接地されている抵抗２９
の一端子と、コンパレータ３１の負信号入力端子に接続
されている。

又コンパレータ３１の正信号入力端子は、他端が接地さ
れている基準電源３２の一端に接続されている。

次Ｃ動作について説明する。

前述の２から１８の回路素子で１つのスイッチング電源
回路が構成されている。すなわち、交流電源１を整流回
路２．電解コンデンサ３によって整流平滑した直流電圧
を、ＭＯＳ　　ＦＥＴ４でスイッチングしており、ＭＯ
Ｓ　　ＦＥＴ４．コンデンサ５．フライホイールダイオ
ード６、トランス３３の１次巻線及び第１の２次巻線の
回路でフライバック式のスイッチングレギュレータを構
成している。そのため、ＭＯＳ　　ＦＥＴ４のオン幅を
変化させるＰＷＭ信号によって、コンバータトランス３
３の２次巻線に出力される交流電圧を制御する事ができ
る。コンバータトランス３３の第１の２次＠線の出方電
圧は、ダイオード７で整流され、コンデンサ１０で平滑
され、その直流電圧が抵抗１３．１４で分圧され、電圧
検出回路１５で検出され、その検出電圧と基準電源１７
の電圧とをコンパレータ１６で比較し、ＰＷＭ回路１８
が出力するパルスのデユーティ（ｄｕｔｙ）をその比較
結果によって制御する事によって、２から１８の回路全
体を一つのフィードバックループに構成しスイッチング
電源としている。すなわち、コンパレータ１６は、基準
電＠１７の電圧値と電圧検出回路１５の電圧値が一致す
る様な制御を行い、基準電源１７の電圧値より電圧検出
回路１５の検出した電圧値の方が大であれば、ＰＷＭ回
路１８の生成するパルスのデユーティが減少する種制御
し、その逆であればＰＷＭ回路１８の生成するパルスの
デユーティが増加する様に制御している。

この条件下で、電源トランス３３の第２．第３の２次巻
線上にもその１次巻線との巻線比に応じた交流電圧が生
じる。第２．第３の２次巻線の構成する回路では、その
各々の巻線独立にフィードバック制御によって出力直流
電圧を制御できる様に構成されている。すなわち、第２
の２次巻線に出力された交流電圧は、ダイオード８で整
流され、コンデンサ１１で平滑され、電圧出力端子４１
に出力されると同時に抵抗２４．２５によって分圧され
、その分圧された電圧がコンパレータ２２で、基準電源
２３の電圧と比較され、その比較結果出力がハイレベル
のとき、すなわち、コンパレータの正入力端子の電圧が
負入力端子の電圧より大のときにはトランジスタ２０が
オンとなり、第２の２次巻線の巻き始めの直流電位は、
近似的にコンデンサ２１と抵抗１９による時定数で接地
電位に向けて上昇する。その結果出力端子４１の電圧は
それに比例して増加する。逆に、コンパレータ２２の比
較結果出力がローレベル、すなわち、コンパレータの正
入力端子の電圧が負入力端子より小のときには、トラン
ジスタ２０がオフとなり、抵抗２４．２５の和と、コン
デンサ１１の積の時定数でコンデンサ２１に電荷が充電
され、それに比例して電圧出力端子４１の電圧が減少す
る。この様な制御がかかることから、この回路要素８，
１１．１９〜２５、第２の２次巻線で構成される系は独
立して安定化された直流電源を構成できる。全く同じ事
が第３の２次＠線の系すなわち、ダイオード９．コンデ
ンサ１２゜２８、トランジスタ２６．抵抗２７，２９゜
３０、コンパレータ３１．基準電源３２．電圧出力端子
４２よりなる系でも成立つので、ここでは説明を省略す
る。

（発明が解決しようとする課題） しかしながら、従来例ではＰＷＭ制御回路やオンオフ制
御回路を、部分的にＬＳＩ（コンパレータやＰＷＭ回路
）を含むディスクリート回路で構成している以下のよう
な問題がある。

ａ１組立工数が大きい。

ｂ、同じ目的に使用する同様の回路を幾つも用いる必要
があり、むだであり、又ＩＣ等部品のバラツキによって
制御の調整の工数が大きくなる。

又構成部品点数の増加によりコストが増加する。

Ｃ１基準電源に高価な高精度のＤ−Ａ　（デジタル−ア
ナログ）変換器をそれぞれに用いることにはむだが多す
ぎ使用できなかった。そして事実上各々の基準電源は固
定値に設定せざるを得なかったため、ＩＩＪｇＩ範囲に
制限が生じた。

ｄ、ディスクリートな部品による構成のため、ノイズ等
による誤動作の心配が大きくなる。

ｅ、複写機やレザービームプリンタ向けの電源の制御で
は、コンピュータによる制御が必要な複雑な場合や制御
条件の変化で電源の制御状態を変更したい場合があるが
、従来はそのような制御の自由度がなかった。

本発明は、以上のような事情に鑑みてなされたもので、
低コスト、高精度で制御の自由度の高い複合電源１１Ｊ
ａｌ装置を提供することを目的とするものである。

〔課題を解決するための手段〕

前記目的を達成するため、本発明では、複合電源制御装
置をつぎの（１）〜（７）のと１つに構成するものであ
る。

（１）電源出力と基準電源電圧とを比較して該電源制御
用の制御信号を生成する装置を複数組有する複合電源制
御装置であって、該複合電源制御装置を構成するコンパ
レータ、基準電源を１チップＩＣに組込んだ複合電源制
御装置。

（２）前記（１）において、コンパレータは、時分割で
動作する、単一のチョッパ方式のものである複合電源制
御装置。

（３）前記（１）又は（２）において、基準電源は、時
分割で動作する基準電源データ設定手段によりデータ設
定される、車−のＤ−Ａ変換器である複合電源制御装置
。

（４）前記（３〉において、基準電源データ設定手段は
、外部入力により設定変更可能なものである複合電源制
御装置。

（５）前記（３）において、コンパレータ、基準電源を
構成要素とし、電源出力の値を逐次比較方式でＡ−Ｄ変
換するＡ−Ｄ変換手段を備えた複合電源ＩＩＪ御装置。

（６）前記（５）において、Ａ−Ｄ変換手段の出力端子
を設けた複合電源制御装置。

（７）前記（３）において、コンパレータ、基準電源を
構成要素とし、外部入力の値を逐次比較方式でＡ−Ｄ変
換するＡ−Ｄ変換手段を備え、該Ａ−Ｄ変換手段の出力
を基準電源データ設定手段に供給する複合電源制御装置
。

〔作用〕 前記（１）〜（７）の構成によれば、装置が小型２なり
、（３）〜（７）の構成によれば、更に制御の精度、自
由度が向上する。

（実施例） 以下本発明を実施例で詳しく説明する。第１図の１点鎖
線内は本発明の第１実施例である“複合電源制御装置”
のブロック図である。回路構成及び動作は、第２図に示
す従来例と同じなのでここでの説明を省略する。

本実施例では、コンパレータ１６，２２゜３１、基準電
源１７，２３，３２、ＰＷＭ回路１８を１つのＣＭＯＳ
　（ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯ５）Ｉ　Ｃ（ｉ
ｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）上に構成する。

この全体の回路を３４で示す。

この場合Ｉ　Ｃ３４は、３５がＰＷＭ回路１８のＰＷＭ
信号出力端子となり、ＭＯＳ　　ＦＥＴ４のゲートに接
続し、３６がコンパレータ１６の負信号入力端子すなわ
ち、被制御信号入力端子となり、電圧検出回路１５の検
出信号端子と接続し、３７がコンパレータ２２の比較結
果出力端子となり、スイッチングトランジスタ２ｏのベ
ースに接続されている。又３８はコンパレータ２２の被
制御信号入力端子となり、抵抗２４．２５の接続点に接
続されている。この点には電圧出力端子４１に出力され
る電圧が抵抗２４．２５により分圧され出力される。

又、３９はコンパレータ３１の比較結果出力端子となり
、スイッチングトランジスタ２６のベースに接続されて
いる。４０は、コンパレータ３１の負信号入力端子すな
わち、被制御信号入力端子となり、抵抗２９．３０の接
続点に接続されている。この端子には、電圧出力端子４
２に出力された電圧が抵抗２９．３０によって分圧され
て出力される。この様に一点鎖線内３４をＩＣ化する事
により配線数や素子数を減少させ、この方式の電源制御
装置の実装を簡単にする事が可能となり、コストダウン
にとって有利となる。

第３図は本発明の第２実施例を示すブロック図であり、
同実施例は、第１実施例でｒｃ内部の回路で共通化でき
るものを共通化し、さらに機能を向上させた“複合電源
制御装置”である。特に第１実施例で、コンパレータ毎
に設けていた比較用基準電圧源１７，２３．３２を第２
実施例では、Ｄ−Ａ変換器３−２１個におきがえ、又コ
ンパレータ１６，２２．３１も単一のコンパレータ３−
４でおきかえた回路構成となっている。

第１実施例における被制御信号入力端子３６゜３８．４
０は、アナログマルチプレクサ３−８の３本の入力端子
にまとめられている。アナログマルチプレクサ３−８の
出力端子は、信号線３−２１を通じてコンパレータ３−
４の負信号入力端子に接続されており、又アナログマル
チプレクサ３−８のコントロール端子は、信号４９３−
２１を通じてタイミング制御回路３−３に接続されてい
る。コンパレータ３−４は、チョッパ型であり、そのタ
イミング制御をタイよング制御回路３−３がコントロー
ル信号＠３−１８を通じ行う。又コンパレータ３−４の
正信号入力端子は、信号線３−２２を通じてＤ−Ａ変換
器３−２のＤ−Ａ変換出力端子に接続されている。Ｄ−
Ａ変換器３−２のデジタル信号入力端子は、信号線３−
２３を通じて基準電圧データ設定回路３−１に接続され
ている。基準電圧データ設定回路３−１は、信号線３−
１９を通じ、タイミング制御回路３−３に接続され、又
４３号線３−１７を通じて信号端子３−９に接続されて
いる。コンパレータ３−４の出力端子が、信号線３−２
４を通じてＤタイプフリップフロップ３−５．３−６．
３−７のデータ入力端子に接続されている。Ｄタイプフ
リップフロップの３−５．３−６．３−７のクロック入
力端子は５それぞれ信号線３−１１．３−１２゜３−１
３を通じてタイミング制御回路３−３に接続されている
。、Ｄタイプフリップフロップ３−６．３−７のＱ出力
端子は、信号線３−１５．３−１６を通じて端子３７．
３９に接続されている。

Ｄタイプフリップフロップ３−５のＱ出力端子は、信号
線３−１４を通じＰＷＭ回路１８のパルス幅！ｌＩ＃信
号入力端子に接続されており、ＰＷＭ信号が信号線３−
２４を通して端子３５に供給されている。

次に動作について説明する。システム全体としての動作
は第２図に示す従来例と同じなので、当該ＩＣ部の回路
動作について説明を行う。当該ＩＣは、タイミング制御
回路３−３によって制御線３−１１．３−１２．３−１
３．３−１８．３−１９．３−２０．３−２１を介し回
路全体の同期がとられ回路全体が以下の様に動作する。

すなわち、アナログマルチプレクサ３−８が、端子３６
と信号線３−２１を接続しているタイミングで、基準電
圧データ設定回路３−１のデータ出力端子に、端子３６
の電圧を制御するための基準電圧データがセットされ、
信号線３−２３を通じＤ−Ａ変換器３−２のデジタルデ
ータ入力端子に入力される。この状態がコンパレータ３
−４が精度よく比較判定できるまで持続され、その次の
タイミングでコンパレータ３−４がその比較結果をその
出力端子３−２４に出力し、その後、信号線３−１１に
トリガ信号が出力され、その比較結果データがＤタイプ
フリップフロップ３−５に１、のタイミングでラッチさ
れる。それと同様の動作が５端子３８と信号線３−２１
が接続されているとき、端子４０と信号ｌｌ３−２１が
接続されているときにも行われる。すなわち、基準電圧
データ設定回路３−１のデータ出力端には、前者の場合
には端子３８の電圧を制御するための基準電圧データが
セットされ、後者の場合には端子４０の電圧を制御する
ための基準電圧データがセットされる。又、前者の場合
にはコンパレータ３−４の比較結果を信号線３−１２に
出力されるトリガ信号によってＤタイプフリップフロッ
プ３−６にラッチし、後者の場合には、コンパレータ３
−４の比較結果を信号ｌ１３−１３に出力されるトリガ
信号によってＤタイプフリップフロップ３−７にラッチ
する。これら、３通りのデータ比軟判定動作が時分割で
順次行われる事によって従来の独立したコンパレータに
よる制御と同等に動作する回路を実現する事ができる。

特に、この様に構成すると、従来では固定されていた基
準電圧を、信号端子３−９から信号線３−１７．基準電
圧データ設定回路３−１を通じて書きかえれる自由度が
生じる。以上のタイミングの簡単なチャートを第６図に
示す。

第４図は１本発明の第３実施例のブロック図である。第
２実施例に、Ａ−Ｄ変換機能が付加された構成のもので
ある。回路的には、第２実施例に、４−１〜４−１３の
構成要素を付加している。これによって、第２実施例に
さらに時分割操作で遂時変換方式のＡ−Ｄ変換が実現可
能となる。

すなわち、Ｄタイプフリップフロップ４−４がＡ−Ｄ変
換制御回路４−１のコントロールデータのラッチであり
、そのＤ入力端子は、信号線３−２４に接続され、クロ
ック端子は信号線４−３を通じてタイミング制御回路３
−３に接続され、Ｑ出力端子はＡ−ＤＪＲｔ！！制御回
路４−１のデータ入力回路に接続されている。Ａ−Ｄ変
換制御回路４−１は、信号線４−７．４−１０を通じて
基準電圧データ設定回路３−１に接続され、又バスライ
ン４−６を通じてＡ−Ｄ変換結果出力端子４−８に接続
されている。制御変更回路４〜２は、信号線４−１２を
通じて制御信号入力端子４−９に接続され、その制御信
号出力端子は、信号線４−１３を通じてタイミングｉ！
ＩＪ御回路３−３に接続されている。

その他は第２実施例と同じなのでここでの説明を省略す
る。次に動作について説明する。

第２実施例で説明した部分は同じなので省略する。タイ
ミングは、第２実施例に比較してＡ−Ｄ変換の為のタイ
くングが追加となっている。すなわち、アナログマルチ
プレクサ３−８が、電源電圧制御のために、各端子３６
，３８．４０と、信号線３−２１が接続されるそれぞれ
等分割されたタイミングに、さらに同一の時間長で分割
されたタイミングがつけ加わり、そのタイミングでへ〇
変換を実施するため、３６，３８．４０のうちの任意の
一つの端子と信号線３−２１が接続される。この３６．
３８．４０の３入力端子のうちの一つのデータなＡ−Ｄ
変換するためには、端子４−９に信号を加える事によっ
て制御変更回路４−２でタイミング制御回路３−３がそ
の制御できるタイミングに変更される様に、信号線４−
１３を通じて制御信号が伝達し実現する。すなわち、端
子４−９に加える信号によってＡ−Ｄ変換が実施すべき
入力信号端子を選択できる。Ａ−Ｄ変換が実施されるタ
イくングをＴ４とすれば、そのＴ４のタイミングでＡ−
Ｄ変換制御回路４−１は、コンパレータ３−４の比較基
準電圧が比較の都度、そのデジタルデータに変換する被
測定電位（電源出力電圧）に近づく種制御される。その
ためのデータのやりとりをおこなう信号ラインが４−７
と４〜１０であり、又Ｔ４の周期の中でそのＡ−Ｄ変換
のための比較結果をＤタイプフリップフロップ４−４が
、タイミング制御回路３−３が信号線４〜３を通じて伝
送するラッチ信号のタイミングでラッチする。Ａ−Ｄ制
御回路４−１は、前述の制御を行うようにこのラッチ結
果と、その時点の比較基準電圧データを信号線４−１０
を介して入力し、新たな比較基準電圧データを作成し信
号線４−７上に出力する。そして、Ａ−ＤＩＩ御回路４
−１は、必要な精度のＡ−Ｄ変換結果を得た時点で、そ
の結果を出力端子４−８に出力し、再び次のＡ−Ｄ変換
サイクルを開始する様に動作する。この様に回路が構成
されているため、遂次Ａ−Ｄ変換方式により任意の電源
の制御状態をデジタルデータとして出力信号端子４−８
上に検出する事が可能となる利点が生じる。

第５図は、本発明の第４実施例である“複合電源制御装
置”のブロック図である。本実施例では、第３実施例に
おいて、５−１〜５−３の構成要素が追加されている。

５−１は、アナログマルチプレクサ３−８の第４のアナ
ログ信号入力端子であり、制御変更回路４−２が任意の
タイミングでタイミング制御回路３−３のタイミングを
変更し、Ａ−Ｄ変換のアナログ信号入力端子として選択
し得る入力端子である。又、制御変更回路４−２は、追
加された信号＠５−２によりＡ−Ｄ変換制御回路４−１
によるＡ−Ｄ変換結果をその中にとりこみ、その結果を
判定し、それによる制御信号を、基準電圧データ設定回
路３−１に新たに追加された信号ＭＳ−３により伝える
様な機構が増設されている。

第３実施例で説明されていない動作について説明する。

アナログ信号入力端子５−１に入力される信号を、制御
変更回路４−２が検知し、電圧制御のための比較基準電
圧をそれに応じて変更する事が可能となっている。この
ため、ｔＣ外からＣＰＵを使用せずとも外部状態の変化
により容易に基準電圧データ設定回路の電圧値を変更し
うる自由度を得る事ができる。その他の回路動作及び構
成に関しては第３実施例と同等なので説明を省略する。

なお、コンパレータ３−４は、ノイズの乗りやすい電源
の制御を実行するため、ノイズによる誤動作が極めて小
さくする必要がある。また、制御電圧を広範囲の電圧で
その制御対象の絶対制御精度を基準設定値の０．１〜１
％の誤差内におさえるため、高ダイナミツクレンジを有
し、耐ノイズ性を有し高精度な制御を実現できるチョッ
パ方式の差動型コンパレータを用いている。この事によ
って、通常の電源制御に必要な制御精度を容易に時分割
なデジタル制御で実現可能となる。

本実施例は特に外部コントロール信号入出力端子４−８
．４−９．３−９がなくとも回路単体で動作可能な様に
構成されており、基準電圧データ設定回路３−１及びそ
の制御変更のための制御変更回路４−２内には、マスク
をもりかえる事によってそのデータの設定値及び制御方
法の変更を可能にするマスクロムを内部に含む事も可能
な構成となっている。

以上の各実施例は、電源の電圧制御に関するものである
が、本発明はこれに限定されるものではなく、電源の電
流９位相等の制御にも適用できるものである。

〔発明の効果〕

以上説明したように、本発明によれば、複合電源の制御
装置の要部を１チップＩＣに組込んでいるので、小型で
実装が容易となり、デジタル方式の時分割制御を行って
いるので、アナログ方式で制御が不安定になり困難であ
った複合電源の制御が容易になり、個別部品による半固
定基準電源をＤ−Ａ変換器におきかえているので、制御
の精度、自由度が向上する。

更に、本発明によれば、制御中の各電源出力をＡ−Ｄ変
換して外部に取り出し、又外部入力に応じて基準電源の
データを任意に設定できるので、ｃｐｕ、論理回路、順
序回路等を併用して最適制御が容易に行える。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック図、第２図は従
来例のブロック図、第３図は本発明の第２実施例のブロ
ック図、第４図は本発明の第３実施例のブロック図、第
５図は本発明の第４実施例のブロック図、第６図は第２
実施例の動作を示すタイミングチャートである。 １６．２２，３１．３−４−−−−−−コンパレータ１
７．２３．３２−−−−−−基準電源３−１−・・・・
・基準電圧データ設定回路３−２・・・・−Ｄ　−Ａ変
換器 ４−１・・・・−Ａ　−Ｄ制御回路 ４−２−−−−−−制御変更回路

Claims (7)

【特許請求の範囲】
1. （１）電源出力と基準電源電圧とを比較して該電源制御
   用の制御信号を生成する装置を複数組有する複合電源制
   御装置であって、該複合電源制御装置を構成するコンパ
   レータ、基準電源を１チップＩＣに組込んだことを特徴
   とする複合電源制御装置。
2. （２）コンパレータは、時分割で動作する、単一のチョ
   ッパ方式のものであることを特徴とする請求項１記載の
   複合電源制御装置。
3. （３）基準電源は、時分割で動作する基準電源データ設
   定手段によりデータ設定される、単一のＤ−Ａ変換器で
   あることを特徴とする請求項１又は請求項２記載の複合
   電源制御装置。
4. （４）基準電源データ設定手段は、外部入力により設定
   変更可能なものであることを特徴とする請求項３記載の
   複合電源制御装置。
5. （５）コンパレータ、基準電源を構成要素とし、電源出
   力の値を逐次比較方式でＡ−Ｄ変換するＡ−Ｄ変換手段
   を備えたことを特徴とする請求項３記載の複合電源制御
   装置。
6. （６）Ａ−Ｄ変換手段の出力端子を設けたことを特徴と
   する請求項５記載の複合電源制御装置。
7. （７）コンパレータ、基準電源を構成要素とし、外部入
   力の値を逐次比較方式でＡ−Ｄ変換するＡ−Ｄ変換手段
   を備え、該Ａ−Ｄ変換手段の出力を基準電源データ設定
   手段に供給することを特徴とする請求項３記載の複合電
   源制御装置。