JPH03201040A

JPH03201040A - ウォッチドッグタイマ

Info

Publication number: JPH03201040A
Application number: JP1338371A
Authority: JP
Inventors: Tadashi Ishikawa; 正石川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1989-12-28
Filing date: 1989-12-28
Publication date: 1991-09-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はウォッチドッグタイマ、特にマイクロコンピ
ュータの暴走を防止するウォッチドッグタイマに関する
ものである。

（従来の技術）従来、ウォッチドッグタイマは第５図のように構成され
ていた。

図面第５図において、ＲＥＳＯがハイレベルの時、ＴＣ
の電圧はＯであり、Ｒ５Ｔ１は０である。ＲＥＳＯがロ
ーになるとコンデンサｃ１が充電され、電位が上昇し、
所定の第１のレベルを検知し、Ｒ３Ｔ１を１にする。Ｗ
Ｄに信号がくると、所定の第１のレベルに戻し、ＷＤに
信号がこなければ電位が上昇し続け、所定の第２のレベ
ルに達すると、Ｒ５Ｔ１をローにして、ＣＰＵ（Ｃｅｎ
ｔ、ｒａＩＰｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）をリセッ
トするウォッチドッグリセット機能を実現していた。

〔発明が解決しようとする課題〕

しかしながら、前記従来例に於いては、ウォッチドッグ
タイマにリセットをかけるために、ボートが必要であり
、又ウォッチドッグタイマの発振に素子Ｃ，Ｒを用いる
ため、その時間精度が悪く、充分に余裕をもってウォッ
チドッグタイマにリセットをかけなければならないとい
う問題点があり、またウォッチドッグリセット命令をプ
ログラム中に挿入する箇所が多くなるという問題点があ
った。

このため、マイクロプロセッサと同一チップ上にカウン
タにより構成されたタイマを設け、その出力をウォッチ
ドッグタイマ割込み信号として用いる提案がなされてい
る。

既提案のウォッチドッグタイマの暴走検知としての精度
１機能はさらに向上させる必要があるという問題点かあ
った。

この発明は上記のような問題点を解決するためになされ
たもので、ウォッチドッグタイマを内蔵したマイクロプ
ロセッサにおいて、ウォッチドッグタイマをリセットす
るのを、レジスタを用い複数のビットを各々別のタイミ
ングでセットし、すへてかセットされたときとすること
で、暴走検知の精度、安全性を増大させることができる
ウォッチドッグタイマを得ることを目的とする。

（課題を解決するための手段）このため、この発明においては、ＣＰＵ。

ＲＡＭ、ＲＯＭ、タイミング生成回路等と同一チップ（
以下、本チップという）上に形成されたウォッチドッグ
タイマであって、前記タイミング生成回路により生成さ
れるクロックでカウントし、所定値に達すると、前記Ｃ
ＰＵにリセット割り込みをするカウント手段と、前記Ｃ
ＰＵからアクセス可能なレジスタと、前記レジスタの複
数ビットに前記ＣＰＵからセットする値を判定し、所定
の手順により前記複数ビットがセットされたとき、前記
カウント手段をクリアするカウントクリア手段と、を具
備して成るウォッチドッグタイマにより、前記目的を達
成しようとするものである。

（作　用）この発明におけるウォッチドッグタイマは、カウント手
段により、タイミング生成回路により生成されるクロッ
クでカウントし、所定値に達すると、ＣＰＵにリセット
割り込みをする。そして、カウントクリア手段でレジス
タの複数ビットにＣＰＵからセットする値を判定し、所
定の手順で複数ビットがセットされたとき、カウント手
段をクリアする。

〔実施例〕

以下、この発明の四実施例を図面に基づいて説明する。

図面第１図はこの発明の第１実施例のウォッチドッグタ
イマおよびその周辺部の構成図、第２図はこの発明の第
２実施例の構成図、第３図はこの発明の第３実施例の構
成図、第４図鉱この発明の第４実施例の構成図である。

先ず、この発明の第１実施例について第１図を用いて説
明する。

図面第１図において、！は本チップの全体のタイミング
・クロックを発生するタイミング・ジェネレータ、２は
ウォッチドッグタイマ用のカウンタ、３，４．８はそれ
ぞれラッチ、７はＦ／Ｆ、９．１０．１１はそれぞれＣ
ＰＵバスを介してＣＰＵよりアクセスされるバッファ、
５，１２゜１３．１４．１５はそれぞれゲート、６はＲ
ＯＭ（Ｒｅａｄ−ｏｎｌｙ　　ｔｎｅｒｎａｒｙ）、　
　　ＲＡ　　Ｍ　　（Ｒａｎｄｏｍ−ａｃｃｅｓｓｍｅ
ｍｏｒｙ）等及びＣＰＵ：７アを有するＣＰＵｆｉ３で
ある。なおバッファ９はノーマリロー、バッハ１０はノ
ーへリ八イとする。

次に、第１実施例の動作を第１図を用いて説明する。

先ず、電源ＯＮ後、タイミングジェネレータ１は、外付
けの水晶、セラミック等の発振子と、コンデンサ等によ
り発振を開始し、各タイミングクロックを生成する。こ
のとき、リセット端子Ｒ５Ｔ２がローのリセット状態で
あり、ゲート１２を通じてカウンタ２をクリアし、ゲー
ト１３を通じて、ＣＰＵ部６をクリアし、ゲート１５を
通してラッチ８をクリアし、ゲート１４を通じてラッチ
３．ラッチ４．Ｆ／Ｆ７のそれぞれをクリアする。

次にリセット端子Ｒ５Ｔ２がハイになることで、クリア
状態は解除され、各部は、動作を開始する。ＣＬＫＩに
よりカウンタ２はカウントアツプし、又ＣＰＵ部６はリ
セット状態からＲＯＭに格納されたプログラムに従い動
作する。プログラム中、カウンタ２がオーバーフローし
ないように、バッファ９には１を書き込む命令を散在さ
せである。ところが、何らかの理由で０１０部６のプロ
グラムが暴走し、バッファ９にアクセスしなくなると、
カウンタ２はオーバーフローし、ゲート１３を介して、
０１０部６をリセットし、再び０１０部６はリセット状
態から再スタートする。

さて、この実施例に於いては、バッファ９（レジスタ）
は２ｂｉｔ構成になっている。

先ず、バッファ９への第１のアクセス時にｂｉｔｌに１
を書くと、ラッチ３がラッチイネーブルになり、１がラ
ッチされる。このとき、ラッチ４は、ディスイネーブル
である。０１０部６のプログラムか次のステップに進み
、ノ〈ツファ９を解放するとバッファ９のｂｉｔｌはＯ
に戻り、ラッチ３の出力はラッチ４がラッチイネーブル
になることで、ラッチ４に１がセットされる。なおラッ
チ３，４はヒゲ防止のためＦ／Ｆ構成にしても良い。

次に、バッファ９への第２のアクセス時に、バッファ９
のｂｉｔＯに１を書き込むと、ゲート５がアクティブに
なり、ＣＬＫＩによりＦ／Ｆ　７を１にセットする。Ｆ
／Ｆ７の出力はゲート１２を介してカウンタ２をクリア
する。Ｆ／Ｆ７のインバート出力はゲート１４を介して
ラッチ３，４をクリアし、その結果、次のＣＬに１によ
り、Ｆ／Ｆ７をリセット（０をセット）し、カウンタ２
のクリアを解除し、再びカウンタ２はカウントアツプす
る。

以上の動作をカウンタ２がオーバーフローするサイクル
以下の周期で繰り返すようにプログラミングすれば、ウ
ォッチドッグリセットすることが無い。しかし、プログ
ラムが暴走し、前記の動作をしなくなると、カウンタ２
はオーバーフローし、ゲート１３を介して、０１０部６
をリセットする。また、同時にラッチ８をセットする。

このリセットがリセット端子Ｒ３Ｔ２の信号によるもの
か、ウォッチドッグリセットかを判断するために、ラッ
チ８の出力をバッファ１１を介して、ＣＰＵ６が読み込
めるように構成してあり、ＣＰＵ６はウォッチドッグリ
セットがかかったかどうかを知ることが出来る。例えば
、リセット端子Ｒ３Ｔ２によるリセットではＣＰＵ６の
ＲＡＭをクリアーするが、ウォッチドッグリセットの場
合はＲＡＭをクリアせず、ウォッチドッグリセットの前
の状態に近い状態にシステムを復帰させるといったこと
が可能になる。この場合、バッファ１０を介して、ラッ
チ８をリセットしておく。

次に、この発明の第２実施例について、第２図を用いて
説明する。

第２実施例が前記第１実施例と相異する点は、前記第１
実施例が、バッファ９に常に“１１”を書き込むように
プログラミングしても、カウンタ２をクリア出来るのに
対し、第２実施例では、意図的に“１０”、“０１”と
書き込まなくてはカウンタ２をクリア出来ないように構
成した点であり、その他の構成は第１実施例と同様であ
るので、重複説明は省略する。

図面第２図は第２実施例の構成を示し、ゲート１６、ゲ
ート１７を配設することにより上記の機能を実現したも
のである。このような構成により“１０”及び“０１”
しか許可しないため、前記暴走に対する安全性を増すこ
とができる。

次に、この発明の第３実施例について、第３図を用いて
説明する。

第３実施例が前記第２実施例と相異する点は、第２実施
例にさらに、“１０”を書き込んだ後、“０１“を書か
なければならないように構成した点である。すなわち“
１０”を書き込んだ後、再び“１０”と書き込むと、ラ
ッチ３をクリアし、再び“１０”、“０１”の順に書き
込まなければならないようにするものであり、そのため
、第３図に示すようにゲート１８．１９およびバッファ
２０を配設して、バッファ２０を介し、ラッチ４の出力
をＣＰＵ６が読めるようにし、ラッチ４の出力が０なら
バッファ９に“１０″を書き、ラッチ４の出力が１なら
、バッファ９に“０１″を書き込むようにする。ラッチ
４の出力が１の状態で、バッファ９に“１０”を書き込
むと、ゲート１８によりゲート１９を介してラッチ３を
クリアしてしまい、バッファ９へのアクセスが終わると
ラッチ４をクリアする。よってその場合再び、“１０″
を書き、その次に“０１”を書かなければカウンタ２は
クリアされず、ウォッチドッグリセットが発生してしま
う。このように、カウンタ２のクリア動作をより複雑化
することで、暴走に対する安全性が増すが複雑化しすぎ
るとプログラム容量等の増大を招く。しかし、第３実施
例程度なら影響は少ない。

次に、この発明の第４実施例について図面第４図を用い
て説明する。

第４実施例はウォッチドッグタイマ機能を殺す構成に関
するものである。プログラム開発途中等に於いて、ウォ
ッチドッグタイマ機能を殺しておきたい場合がある。通
常プログラム開発時は、全体の設計を行い、全てが終了
した後にウォッチドッグタイマリセット命令をプログラ
ム中に散在させるという手順をとることが多い。そうで
ないと、デバッグ中に思わぬタイミングで、ウォッチド
ッグリセットが発生し、デバッグのさまたげになること
がある。

このため、第４図に示すように前記第１図にバッファ２
２，２３．およびラッチ２１とＥＭＬＴ端子を配設し、
このＥＭＬＴ端子をハイにしてエミュレーション時にウ
ォッチドッグタイマを殺すか、または、エミュレーショ
ン時に発生する特殊な信号により、ウォッチドッグ機能
を停止しても良い。第４図においては、ラッチ２１がエ
ミュレーション時はリセット信号によりセットされ、ゲ
ート１２を介してカウンタ２をクリアし続ける。また通
常使用時は、ＥＭＬＴ端子がローであり、ラッチ２１は
リセットされ続け、ウォッチドッグタイマに影響しない
。

又、ウォッチドッグ命令が適切にプログラム中に配され
ているかどうかをエミュレーションしたい場合がある。

このときは、バッファ２２を介し、ＣＰＵ６よりラッチ
２１をリセットできるようにしておけば、ウォッチドッ
グのエミュレーションが可能になる。第４図で示すよう
に、ＣＰＵ６からウオッチドツクの機能を働かすように
することはできても、機能を停止することは出来ないた
め、暴走してもウォッチドッグ機能を停止させることは
ない。

〔発明の効果〕

以上、説明したように、この発明によればウォッチドッ
グタイマを内蔵したマイクロプロセッサにおいて、ウォ
ッチドッグタイマをリセットするのを、レジスタを用い
複数のｂｉｔを各々別のタイミングでセットし、全てが
セットされたときとすることで、暴走検知の精度、安全
性を増大させることが出来るウォッチドッグタイマが得
られる効果がある。

【図面の簡単な説明】

第１図はこの発明の第１実施例におけるウォッチドッグ
タイマおよびその周辺部の構成図、第２図はこの発明の
第２実施例の構成図、第３図はこの発明の第３実施例の
構成図、第４図はこの発明の第４実施例の構成図、第５
図は従来例のウォッチドッグタイマの構成図である。１・・・・・・タイミングジェネレータ２・・・・・・
カウンタ３．４，８．２１−−−−−−ラッチ７・・・−Ｆ　／　Ｆ９．１０，１１，２０，２２．２３・・・・・・バッフ
ァなお、図中同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】ＣＰＵ、ＲＡＭ、ＲＯＭ、タイミング生成回路等と同一
チップ上に形成されたウォッチドッグタイマであって、前記タイミング生成回路により生成されるクロックでカ
ウントし、所定値に達すると、前記ＣＰＵにリセット割
り込みをするカウント手段と、前記ＣＰＵからアクセス
可能なレジスタと、前記レジスタの複数ビットに前記Ｃ
ＰＵからセットする値を判定し、所定の手順により前記
複数ビットがセットされたとき、前記カウント手段をク
リアするカウントクリア手段と、を具備して成ることを特徴とするウォッチドッグタイマ
。