JPH03201721A - ディジタルアナログコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ディジタル信号をアナログ信号に変換する
ディジタルアナログコンバータ（以下Ｄ／Ａコンバータ
と言う）に関するものである。

［従来の技術］ 第４図は例えば、電子科学シリーズ２２「トランジスタ
ＤＡ−ＡＤ変換器」　（産報出版）の第８７頁、図３．
２に示された従来−殻内に用いられているはしご形Ｄ／
Ａコンバータを示す回路図である。このＤ／Ａコンバー
タは、タイミング信号りによって、ディジタルデータＤ
ｎを取り込むラッチ回路（ｌＯ）と、抵抗値がｒの抵抗
（ｒｏ〜ｒｎ−２）及び抵抗値が２ｒの抵抗（Ｒｏ−Ｒ
ｎ＋１）によって構成された抵抗回路網（ｌｌｒ）並び
にラッチ回路（１０）からのディジタルデータ出力によ
って制御されるアナログスイッチ（ＳＷｎ−３Ｗ。−Ｉ
）により構成されたアナログ変換回路（１１）とを備え
ている。

次に、上記従来例の動作について説明する。ディジタル
データＤｎは、タイミング信号りによってラッチ回路（
１０）に取り込まれる。アナログ信号・ソチ（ＳＷ（１
−５Ｗｎ−１）はラッチ回路（１０）の出力データｂｎ
−１ｂｎ−２・・・ｂｏによって制御され、制御された
状態に応じて基準電圧Ｖｓは抵抗回路網（ｌｌｒ）を介
して出力電圧Ｖ（１として出力される。

出力データがｂｋ・１（但し０≦に≦ｎ−ｔ）であって
且つそれ以外のデイジットがすべて０のときの出力電圧
Ｖｋは、抵抗（ｒｋ）と（Ｒｋ）との接続点をＰｋとす
ると、このＰｋ点を中心としたアナログ変換回路（１１
〉の等価回路は第５図のようになるので、ｖｋ＝ｖＳ７
３ となる。第５図においてＰｋ点の出力側の隣りのＰｋ＋
１点における出力電圧Ｖｋ＋１は、で表わされる。同様
に考えると、出力端子すなわちＰ。−１点における電圧
Ｖｎ−１は下記の式によって表わされる。

Ｖｎ−ＦＶｋ（ｎ−１−ｋ）”　　２．、−１−ｋＶｋ
以上は、ｂｈのみがｌである場合について説明したが、
ｂｎ−１ｂｎ−２・・・ｂｋ・・・ｂＯの複数のディジ
・、トが１のときは、各々の１つのデイジットが１のと
きに生じる出力電圧をそれぞれ加え合せた値が生じるの
で、ディジタルデータＤ１１の任意の値に比例した電圧
が得られる。

［発明が解決しようとする課題］ 上記のような従来のＤ／Ａコンバータでは、アナログス
イッチ（ｓｗＱ〜５Ｗｎ−１）中、オンからオフへ変化
するものとオフからオンへ変化するものとが同時に存在
するようなディジタルデータＤ。の変化が生じた場合、
アナログスイッチ（ＳＷＵ−ＳＷｎ＝１）の動作時間の
違いによりディジタルデータＤ。の変化前の旧値と変化
後の新値との範囲外の不正な値を持つアナログ信号が生
じる。例えば、４ビツト長のＤ／Ａコンバータにおいて
、旧値としてｒ　１００ＯＪ、新値としてｒｏｌｌｌＪ
を与えたとき、アナログ変換回路（１１）のアナログス
イッチ（Ｓ！■〜５Ｗｎ−１）のオフ時間Ｔａｆｓがオ
ン時間Ｔ０゜より長い場合は、まず新。

値が１である下位３ビツトがオンとなり、その後新値が
０の上位ｌビットがオフする。従って、下位３ビツトが
オンとなった瞬間から上位１ビツトがオフになるまでの
期間に値「ＩＩＩＩＪに相当するアナログ信号が出力さ
れる。このようにして出力された不正なアナログ信号は
システムの誤動作を招くという問題点があった。

上記のような不正なアナログ信号を除去するためにはフ
ィルタ回路を使用することもできるが、フィルタ回路を
用いるとアナログ信号の変化速度を低下させることにな
るため、高速な応答性を必要とするシステムには適用で
きなかった。

この発明は上記のような問題点を解消するためになされ
たもので、不正なアナログ信号を出力せず且つ高速な応
答性を有するＤ／Ａコンバータを提供することを目的と
する。

［課題を解決するための手段］ この発明に係るディジタルアナログコンバータは、ディ
ジタルデータを受け取って保持すべきラッチ回路と、こ
のラッチ回路から出力されるディジタルデータに比例し
たアナログ信号を出力するアナログ変換回路とをそれぞ
れ備え、互いに並列に接続された第１のＤ／Ａコンバー
タ部及び第２のＤ／Ａコンバータ部、 上記第１のＤ／Ａコンバータ部の出力及び上記第２のＤ
／Ａコンバータ部の出力を入力され、高位の方のアナロ
グ信号を出力する高位優先回路、及び上記ディジタルデ
ータを上記第１のＤ／Ａコンバータ部のラッチ回路及び
上記第２のＤ／Ａコンバータ部のラッチ回路に交互に保
持させ、保持させない方のラッチ回路を、保持させる方
のラッチ回路のラッチ動作から所定の時間経過後にリセ
ットする制御回路、 を備えたものである。

［作用］ この発明における制御回路は、一対のＤ／Ａコンバータ
部のラッチ回路に交互にディジタルデータを保持させ、
保持させない方のラッチ回路はその後リセットする。ア
ナログ変換回路は、それによってスイッチング状態をオ
フからオン又はオンからオフのいずれか一方向にのみ変
化させる。高位優先回路は一対のＤ／Ａコンバータのア
ナログ出力のうち高位の方を出力する。

［実施例］ 第１図はこの発明の一実施例を示すブロック図である。

図において、第１のＤ／Ａコンバータ（１）は、ディジ
タルデータＤｎ受け取ってそれを保持するためのラッチ
回路（ｌａ）と、ラッチ回路（ｌａ）から出力されるデ
ィジタルデータをアナログ信号に変換するためのアナロ
グ変換回路（ｌｂ）と、によって構成される。アナログ
変換回路（ｌｂ）の内部回路は第２図に示す通り構成さ
れている。これは、従来例における第４図に示す構成と
同様であるためその説明を省略する。第２のＤ／Ａコン
バータ（２）も同様に、ラッチ回路（２ａ）とアナログ
変換回路（２ｂ）とによって構成され、第１のＤ／Ａコ
ンバータ（１）と並列に接続されている。高位優先回路
（３）は第１のＤ／Ａコンバータ（１）及び第２のＤ／
Ａコンバータの各アナログ信号出力Ｓ１及びＳ２から高
位の方（電圧の大きい方）を選択して出力する。制御回
路（４〉はラッチ回路。

（１ａ、２ａ）の動作モードを与えるフリップフロップ
回路（４ａ）と、ラッチ回路（ｌａ、　２ａ）のための
タイミング信号りを遅延させる遅延回路（４ｂ）と、遅
延回路（４ｂ）及びフリップフロップ回路（４ａ）の各
出力信号並びにタイミング信号りからラッチ回路（ｌａ
、　２ａ）のラッチ信号Ｌｌ及びＬ２並びにリセット信
号Ｒ１及びＲ２を生成するアンド回路（４ｃ、　４ｄ、
　４ｅ、　４ｆ）と、によって構成されている。

次に、上記実施例の動作について説明する。第３図は、
ディジタルデータＤｎをＤｎｏからＤｎｌ、Ｄｎ２．Ｄ
。３の順に変化させる場合の各部の信号を示すタイムチ
ャートである。ディジタルデータＤ。の大きさは、Ｄｎ
Ｏ＜　Ｄｙ１２＜　Ｄｎｌ＜　Ｄｎ３の関係にあるもの
とし、ディジタルデータＤ。０は既に第２のＤ／Ａコン
バータ（２）に保持され、第１のＤ／Ａコンバータ（１
）のラッチ回路（ｌａ）はリセット信号Ｒ１によってＯ
の状態であり、且つフリップフロップ回路（４ａ）のＱ
出力がｌであるものとする。この状態から時刻がｔｌに
到達すると、ディジタルデータＤｎをＤｎＯからり。Ｉ
に変化させるべくタイミング信号りとディジタルデータ
Ｄｎｌとが与えられ、このタイミング信号りによって以
下の第１〜第１０の動作が連続的に行なわれる。

マス、第１の動作、すなわち第１のＤ／Ａコンバータ（
１）によって新しいディジタルデータＤ。ｌに比例した
アナログ信号を出力させる動作について説明する。フリ
ップフロップ回路（４ａ）のＱ出力が１であるので、タ
イミング信号りがアンド回路（４ｃ）を通してラッチ信
号Ｌｌとしてラッチ回路（ｌａ）へ供給される。ラッチ
信号Ｌ１によりディジタルデータＤｎ１がラッチ回路（
ｌａ）に保持され、保持されたディジタルデータＤ。１
に比例したアナログ量がアナログ変換回路（１ｂ）によ
って作られ、アナログ信号出力Ｓ１となる。

上記の第１の動作中、アナログ変換回路（１ｂ〉によっ
てディジタルデータＤｅｌがアナログ信号Ｓ１になる過
程においては、その直前までのラッチ回路（ｌａ）の出
力値がＯであるため、ディジタルデータｏｎｌの値にか
かわらずアナログ変換回路（１ｂ）内の各アナログスイ
ッチ（第２図のＳＷＯ〜５Ｗｎ−１）はオフからオンへ
と変化するか又は動作しないかのいずれかである。従っ
て、アナログスイッチ（ＳＷＯ〜５Ｗｎ−１）中のオフ
からオンへ変化すべきものの動作時間の不一致によって
それらが全く同時にオン状態にならなかったとしてもア
ナログ量の過渡的変化は必ず増加方向をたどって所定の
アナログ量に達し、減少する動作は起こらない。

次に、第２の動作、すなわちディジタルデータの新しい
値り。１に比例したアナログ信号が出力される動作につ
いて説明する。第１の動作完了後のアナログ信号Ｓ１は
、ディジタルデータＤｎ＋がディジタルデータＤ。口よ
り大きいため第２のＤ／Ａコンバータ（２）のアナログ
信号Ｓ２より大きくなる。従って、高位優先回路（３）
によってディジタルデータＤ。ｌに比例したアナログ量
が選択出力され、アナログ出力５ｏｕｔはディジタルデ
ータＤ。０に比例した値からディジタルデータＤｎ＋に
比例した値に変化する。

次に、第３の動作、すなわち第２のＤ／Ａフンバータ（
２）のラッチ回路（２ａ）をリセットする動作について
説明する。上記第２の動作の完了直後、遅延回路（４ｂ
）によってタイミング信号りより所定の時間遅れを伴う
信号Ｒが出力される。この信号Ｒは、フリップフロップ
（４ａ）のＱ出力が１であるため、アンド回路（４ｆ）
を介して、第２のＤ／Ａフンバータ（２）のラッチ回路
（２ａ）にリセット信号Ｒ２を与える。このリセット信
号Ｒ２によってラッチ回路（２ａ）はリセットされ、そ
の出力はＯとなる。この結果、アナログ変換回路（２ｂ
）の出力Ｓ２の値はＯとなる。

アナログ変換回路（２ｂ）においてその出力Ｓ２が０に
達する過程では、ラッチ回路（２ａ）に保持されていた
ディジタルデータＤ。０の値にかかわらず、アナログ変
換回路〈２ｂ）内の各アナログスイッチ（ＳＷＯ〜Ｓｌ
ｌ’ｎ−１）はオンからオフへ変化するか又は動作しな
いかのいずれかである。従って、アナログスイッチ（Ｓ
ｖＩ］〜５ｖｎ−＋）中のオンからオフへと変化すべき
ものの動作時間の不一致によってそれらが全く同時にオ
フ状態にならなかったとしても、アナログ量の過渡的変
化は必ず減少方向をたどってＯに達し、増加する動作は
起こさない。

次に、第４の動作、すなわち第１のＤ／Ａコンバータ（
１）のアナログ信号Ｓ１をアナログ出力５ｏｕｔとする
動作について説明する。第３の動作完了後のアナログ信
号Ｓ２はその値が０であり、他のアナログ信号Ｓ１との
間には必ずＳ２＜　Ｓｔの関係が成立つため、高位優先
回路（３）によって第１のＤ／Ａフンバータ（１）のア
ナログ信号口が選択出力され、アナログ出力Ｓｏｕ　ｔ
となる。なお、ディジタルデータｏｎ。

及びＤｎ＋がＤｎｌ＜Ｄｎｌの関係にある上記の動作に
おいては、第２の動作において既にアナログ信号Ｓｔが
アナログ出力Ｓｏｕ　ｔとして現れているが、Ｄｎｏ＞
Ｄｎｌの関係にある場合はこの第４の動作において初め
てアナログ信号Ｓ１がアナログ出力５ｏｕｔとして現れ
る。

次に、第５の動作、すなわちラッチ回路（ｌａ、　２ａ
）の動作モードを切替える動作について説明する。

遅延回路（４ｂ〉の出力信号Ｒはクロック信号としてフ
リップフロップ回路（４ａ）に与えられる。フリップフ
ロップ回路（４ａ）は出力信号Ｒの立ち下がり円ッジに
おいて自らのＱ出力を取り込むので、Ｑ出力は１からＯ
に変化し、その状態において以下の第６〜第１Ｏの動作
が行われる。

第６の動作、すなわち第２のＤ／Ａコンバータ（２）に
おいて新しいディジタルデータＤｎ２に比例したアナロ
グ信号を出力させる動作について説明する。

フリップフロップ回路（４ａ）のＱ出力がＯであるので
、タイミング信号りがアンド回路（４ｅ〉を通してラッ
チ信号Ｌ２としてラッチ回路（２ａ）へ供給される。ラ
ッチ信号Ｌ２によりディジタルデータＤｎ２がラッチ回
路（２ａ）に保持され、保持されたディジタルデータＤ
ｎ２に比例したアナログ量がアナログ変換回路（２ｂ）
によって作られ、アナログ信号出力Ｓ２となる。

上記の第６の動作中、アナログ変換回路（２ｂ）によっ
てディジタルデータＤ。２がアナログ信号Ｓ２になる過
程においては、その直前までのラッチ回路（２ａ）の出
力値が第３の動作によってＯとなっているため、ディジ
タルデータＤｒ１２の値にかかわらずアナログ変換回路
（２ｂ）内の各アナログスイッチ（第２図の５Ｗ（１−
５Ｗｎ−１）はオフからオンへと変化するか又は動作し
ないかのいずれかである。従って、アナログスイッチ（
ＳＷｏ〜５Ｗｎ−１）中のオフからオンへ変化すべきも
のの動作時間の不一致によってそれらが全く同時にオン
状態にならなかったとしても、アナログ量の過渡的変化
は必ず増加方向をたどって所定のアナログ量に達し、減
少する動作は起こらない。

次に、第７の動作、すなわちディジタルデータの新しい
値Ｄｎ２に比例したアナログ信号が出力される動作につ
いて説明する。第６の動作完了後のアナログ信号Ｓ２は
、ディジタルデータＤ。１がディジタルデータＤＩ＋２
より大きいため第１のＤ／Ａコンバータ（１）のアナロ
グ信号Ｓ１より小さくなる。従って、高位優先回路（３
）によってディジタルデータＤｎ１に比例したアナログ
量が選択出力され、アナログ出力５ｏｕｔはディジタル
データＤ。■に比例した値を出し続ける。

次に、第８の動作、すなわち第１のＤ／Ａコンバータ（
１）のラッチ回路（１ａ）をリセットする動作について
説明する。上記第７の動作の完了直後、遅延回路（４ｂ
）によってタイミング信号りより所定の時間遅れを伴う
信号Ｒが出力される。この信号Ｒは、フリップフロップ
回路（４ａ）のＱ出力が１であるため、アンド回路（４
ｄ）を介して、第１のＤ／Ａコンバータ（１）のラッチ
回路（ｌａ）にリセット信号Ｒ１を与える。このリセッ
ト信号Ｒ１によってラッチ回路（ｌａ）はリセットされ
、その出力はＯとなる。この結果、アナログ変換回路（
１ｂ）の出力Ｓｌの値ハＯとなる。

アナログ変換回路（ｌｂ）においてその出力Ｓｌが０に
達する過程では、ラッチ回路（ｌａ）に保持されていた
ディジタルデータＤ。１の値にかかわらず、アナログ変
換回路（ｔｂ）内の各アナログスイッチ（ＳＷＯ〜Ｓｌ
ｌ’ｎ−１＞はオンからオフへ変化するか又は動作しな
いかのいずれかである。従って、アナログスイッチ（Ｓ
Ｗ［ｌ〜５ｖｎ−＋）中のオンからオフへと変化すべき
ものの動作時間の不一致によってそれらが全く同時にオ
フ状態にならなかったとしても、アナログ量の過渡的変
化は必ず減少方向をたどってＯべ達し、増加する動作は
起こさない。

次に、第９の動作、すなわち第２のＤ／Ａフンバータ（
２）のアナログ信号Ｓ２をアナログ出力５ｏｕｔとする
動作について説明する。第８の動作完了後のアナログ信
号Ｓ１はその値がＯであり、他のアナログ信号Ｓ２との
間には必ずｓｌ＜ｓ２の関係が成立っため、高位優先回
路（３）によって第１のＤ／Ａコンバータ（１）のアナ
ログ信号Ｓｌ、すなわちディジタルデータひ。２に相当
するアナログ信号が選択出力され、アナログ出力５ｏｕ
ｔとなる。

次に、第１０の動作、すなわちラッチ回路（ｌａ、　２
ａ）の動作モードを切替える動作について説明する。

遅延回路（４ｂ）の出力信号Ｒはクロック信号としてフ
リップフロップ回路（４ａ）に与えられる。フリップフ
ロップ回路（４ａ）は出力信号Ｒの立ち下がりエツジに
おいて自らのＱ出力を取り込むので、Ｑ出力はＯから１
に変化し、前記第１〜第５の動作を行う状態となる。

第１０の動作が完了した時点で、第１の動作の待機状態
となり、以後はタイミング信号りによって第１〜第１Ｏ
の動作を繰返す。

［発明の効果コ 以上のように、この発明によれば、一対のＤ／Ａコンバ
ータ部を互いに並列に接続し、ディジタルデータを各Ｄ
／Ａコンバータ部のラッチ回路に交互に保持させ、保持
させない方のラッチ回路はその後リセットするように制
御を行う制御回路を設け、一対のＤ／Ａコンバータ部の
アナログ出力のうちの高位の方を常に出力する高位優先
回路を設けたので、ディジタルデータの更新時にＤ／Ａ
コンバータ部のアナログ変換回路におけるスイッチング
状態の変化はオフからオン又はオンからオフのいずれか
の一方向性の変化しか生じない。従って、スイッチング
途中の過渡的状態において不正な信号が出力されること
がないという効果がある。しかもこの効果を、ディジタ
ル／アナログ変換処理の高速性を何ら損うことなく得る
ことができるので実用的効果が大きい。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図中のアナログ変換回路（１ｂ〉又は（２ｂ）の
内部回路図、第３図は第１図において、ディジタルデー
タＤｎをＤｎＯからＤｎｌ、　Ｄｎ２．　Ｄｎ３の順に
変化させる場合の各部の信号を示すタイムチャート、第
４図は従来のＤ／Ａコンバータを示す回路図、第５図は
第４図のＰｋ点を中心としたアナログ変換回路（１１）
の等価回路図である。 図において、（１）は第１のＤ／Ａコンバータ、（２）
は第２のＤ／Ａコンバータ、（ｌａ、　２ａ）はう・ノ
チ回路、（ｌｂ、　２ｂ）はアナログ変換回路、（３）
は高位優先回路、（４）は制御回路である。 なお、各図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）ディジタルデータを受け取って保持すべきラッチ
   回路と、このラッチ回路から出力されるディジタルデー
   タに比例したアナログ信号を出力するアナログ変換回路
   とをそれぞれ備え、互いに並列に接続された第１のディ
   ジタルアナログコンバータ部及び第２のディジタルアナ
   ログコンバータ部、上記第１のディジタルアナログコン
   バータ部の出力及び上記第２のディジタルアナログコン
   バータ部の出力を入力され、高位の方のアナログ信号を
   出力する高位優先回路、及び 上記ディジタルデータを上記第１のディジタルアナログ
   コンバータ部のラッチ回路及び上記第２のディジタルア
   ナログコンバータ部のラッチ回路に交互に保持させ、保
   持させない方のラッチ回路を、保持させる方のラッチ回
   路のラッチ動作から所定の時間経過後にリセットする制
   御回路、を備えたディジタルアナログコンバータ。