JPH03201734A - タイムスロット入替回路 - Google Patents
タイムスロット入替回路Info
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- JPH03201734A JPH03201734A JP34031589A JP34031589A JPH03201734A JP H03201734 A JPH03201734 A JP H03201734A JP 34031589 A JP34031589 A JP 34031589A JP 34031589 A JP34031589 A JP 34031589A JP H03201734 A JPH03201734 A JP H03201734A
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- 230000000295 complement effect Effects 0.000 claims description 4
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 2
- 230000006870 function Effects 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 230000006835 compression Effects 0.000 abstract 1
- 238000007906 compression Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 2
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Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はタイムスロット入替回路に関し、特に一対のラ
ンダムアクセスメモリ（ＲＡＭ）を用いて複数の連続し
たデータ信号を高速の時分割多重信号に変換し、逆に高
速の時分割多重信号を複数の連続したデータ信号に変換
する多重処理形のタイムスロット入替回路に関する。
ンダムアクセスメモリ（ＲＡＭ）を用いて複数の連続し
たデータ信号を高速の時分割多重信号に変換し、逆に高
速の時分割多重信号を複数の連続したデータ信号に変換
する多重処理形のタイムスロット入替回路に関する。
従来のこの種のタイムスロット入替回路は、−対のＲＡ
Ｍにデータを低速で書込み高速で読出して連続したデー
タ信号をバースト状の高速信号に変換する速度変換回路
、逆に高速で書込み低速で読出して信号を連続したデー
タ信号に変換する速度変換回路をもち、書込み側あるい
は読出し側のアドレスを順次変更してタイムスロットの
入替を行なっている。
Ｍにデータを低速で書込み高速で読出して連続したデー
タ信号をバースト状の高速信号に変換する速度変換回路
、逆に高速で書込み低速で読出して信号を連続したデー
タ信号に変換する速度変換回路をもち、書込み側あるい
は読出し側のアドレスを順次変更してタイムスロットの
入替を行なっている。
従来の多重化用のタイムスロット入替回路は、第５図に
示すごとく、低速側の例えば第１チヤネルの入力データ
（ＣＨＩ）は、変換回路８−１のフレーム同期信号１０
２で制御される入力側セレクタ１によりＲＡＭ２及び交
互に切替えられ、低速側データのクロック周波数で動作
する入力側アドレス制御回路４によって各フレームごと
にＲＡＭ２又は３に順次書込１れる。出力側セレクタ５
は、入力側セレクタ１とは反対側のＲＡ Ｍを高速側の
合成図ｇｉｏに接続し、書込筐れている情報を出力側ア
ドレス制御回路６により低速側の約０倍の時分割多重信
号のクロック周波数で読出し送出させて、１フレ一ム期
間の約１ ／ ｎのバースト信号に変換する。アドレス
セレクタ７は、ＲＡＭ２及び３の切替えと書込み及び読
出しとの制御を行うセレクタである。ｎチャネル（ＣＨ
Ｉ〜ＣＨｎ）の多重化を行うため、同様な構成をもつｎ
個の変換回路８−１−８− ｎを設けて、各出力側アド
レス制御回路６０制御タイミングを各チャネルの送出バ
ースト信号が重ならないよりに設定した上で、合成回路
９で合成し時分割多重信号を得ている。
示すごとく、低速側の例えば第１チヤネルの入力データ
（ＣＨＩ）は、変換回路８−１のフレーム同期信号１０
２で制御される入力側セレクタ１によりＲＡＭ２及び交
互に切替えられ、低速側データのクロック周波数で動作
する入力側アドレス制御回路４によって各フレームごと
にＲＡＭ２又は３に順次書込１れる。出力側セレクタ５
は、入力側セレクタ１とは反対側のＲＡ Ｍを高速側の
合成図ｇｉｏに接続し、書込筐れている情報を出力側ア
ドレス制御回路６により低速側の約０倍の時分割多重信
号のクロック周波数で読出し送出させて、１フレ一ム期
間の約１ ／ ｎのバースト信号に変換する。アドレス
セレクタ７は、ＲＡＭ２及び３の切替えと書込み及び読
出しとの制御を行うセレクタである。ｎチャネル（ＣＨ
Ｉ〜ＣＨｎ）の多重化を行うため、同様な構成をもつｎ
個の変換回路８−１−８− ｎを設けて、各出力側アド
レス制御回路６０制御タイミングを各チャネルの送出バ
ースト信号が重ならないよりに設定した上で、合成回路
９で合成し時分割多重信号を得ている。
筐た、従来の分離用のタイムスロット入替回路は、第６
図のごとく、高速側から入力する時分割多重信号は分配
回路２０でｎ本の同一の信号に分配され、それぞれチャ
ネル単位の変換回路９−１〜９− ｎに接続される。分
配された信号は、フレーム同期信号１０２で制御される
入力側セレクタ２５によりＲＡＭ２２及び２３にフレー
ム周期で交互に切替られ、高速側データのクロック周波
数で動作する入力側アドレス制御回路２６によってＲＡ
Ｍ２２又は２３に順次書込管れる。出力側セレクタ２１
は、入力側セレクタ２５と反対側のＲＡＭＫ低速側デー
タ出力端を接続し、ＲＡＭに格納された情報は出力側ア
ドレス制御回路２４により高速側の約１ ／ ｎのクロ
ック周波数で連続して読出される。アドレスセレクタ２
７は、ＲＡＭ２２及び２３の切替えと書込み及び読出し
との制御を行うセレクタである。
図のごとく、高速側から入力する時分割多重信号は分配
回路２０でｎ本の同一の信号に分配され、それぞれチャ
ネル単位の変換回路９−１〜９− ｎに接続される。分
配された信号は、フレーム同期信号１０２で制御される
入力側セレクタ２５によりＲＡＭ２２及び２３にフレー
ム周期で交互に切替られ、高速側データのクロック周波
数で動作する入力側アドレス制御回路２６によってＲＡ
Ｍ２２又は２３に順次書込管れる。出力側セレクタ２１
は、入力側セレクタ２５と反対側のＲＡＭＫ低速側デー
タ出力端を接続し、ＲＡＭに格納された情報は出力側ア
ドレス制御回路２４により高速側の約１ ／ ｎのクロ
ック周波数で連続して読出される。アドレスセレクタ２
７は、ＲＡＭ２２及び２３の切替えと書込み及び読出し
との制御を行うセレクタである。
上述した従来のタイムスロット入替回路では、低速側デ
ータ信号のチャネル数に比例してＲＡＭ及びその周辺回
路の使用個数が増加し消費電力も増えるという欠点があ
る。
ータ信号のチャネル数に比例してＲＡＭ及びその周辺回
路の使用個数が増加し消費電力も増えるという欠点があ
る。
本発明の目的は、複数の低速側データを時分割処理して
書込み又は読出すことにより一対のＲＡＭで複数の信号
列の列入替及び同一列内のタイムスロット入替の機能を
行わせ、上述した従来方式の欠点を解消したタイムスロ
ット入替回路を提供することである。
書込み又は読出すことにより一対のＲＡＭで複数の信号
列の列入替及び同一列内のタイムスロット入替の機能を
行わせ、上述した従来方式の欠点を解消したタイムスロ
ット入替回路を提供することである。
本発明の第１の発明のタイムスロット入替回路は、一対
のランダムアクセスメモリに複数チャネルの低速データ
信号列を順次切替えて接続する入力制御手段と、前記低
速データ信号列のすべての情報を一対の前記ランダムア
クセスに書込み及び読出しを一定時間ごとに交互にくり
返し相補的に動作させて記憶させる記憶制御手段と、前
記一定時間ごとに前記ランダムアクセスメモリから書込
１れているすべての情報を時分割で順次高速読出しを行
う出力制御手段とを備えている。
のランダムアクセスメモリに複数チャネルの低速データ
信号列を順次切替えて接続する入力制御手段と、前記低
速データ信号列のすべての情報を一対の前記ランダムア
クセスに書込み及び読出しを一定時間ごとに交互にくり
返し相補的に動作させて記憶させる記憶制御手段と、前
記一定時間ごとに前記ランダムアクセスメモリから書込
１れているすべての情報を時分割で順次高速読出しを行
う出力制御手段とを備えている。
本発明の第２の発明のタイムスロット入替回路は、一対
のランダムアクセスメモリに複数チャネルを含む時分割
多重信号を接続してすべての情報を順次接続する入力制
御手段と、一対の前記ランダムアクセスメモリの書込み
及び読出しを一定時間ごとに交互にくり返して相補的に
動作させて記憶させる記憶制御手段と、前記時分割多重
信号を各前記チャネルの低速データ信号列に分離する出
力制御手段とを備えている。
のランダムアクセスメモリに複数チャネルを含む時分割
多重信号を接続してすべての情報を順次接続する入力制
御手段と、一対の前記ランダムアクセスメモリの書込み
及び読出しを一定時間ごとに交互にくり返して相補的に
動作させて記憶させる記憶制御手段と、前記時分割多重
信号を各前記チャネルの低速データ信号列に分離する出
力制御手段とを備えている。
次に図面を参照して本発明の詳細な説明する。
第１図は本発明の第１の発明の一実施例のブロック図で
あり、多重化用の回路を示す。本実施例は、記憶容量の
大きい一対のＲＡＭ１２及び１３、ｎチャネルの低速側
データ信号（ＣＨＩ〜ＣＨｎ）をＲＡＭ１２及び１３に
接続する入力側セレクタ１１、入力側アドレス制御回路
１４、出力側セレクタ１５、出力側アドレス制御回路１
６、アドレスセレクタ１７を備えて構成されている。第
２図（ａ）及び（ｂ）は本実施例の動作を説明するため
のタイムチャートであり、同図（ωは入力側、（ｂ）は
出力側を示す。第１図に訃いて、ＲＡＭ１２及び１３は
多重化された信号１フレームの情報を記憶できる記憶容
量を持つ高速のランダムアクセスメモリであり、第２図
（ａ）に示すように低速側データ信号の１ピクトの期間
を時間ｔ１〜ｔｎにｎ分割し、入力側セレクタ１１によ
ってそれぞれｎチャネルの信号（ＣＨＩ〜ＣＨｎ）を切
替え接続して得られる時分割データを一時記憶する。こ
こで、Ｆ＋ｊ２＋・・・ｉｎの各時間に対応する信号（
ＣＨＩ〜ＣＨｎ）の順序を変更することによって、信号
のタイムスロット入替（空間スイッチ）が実現される。
あり、多重化用の回路を示す。本実施例は、記憶容量の
大きい一対のＲＡＭ１２及び１３、ｎチャネルの低速側
データ信号（ＣＨＩ〜ＣＨｎ）をＲＡＭ１２及び１３に
接続する入力側セレクタ１１、入力側アドレス制御回路
１４、出力側セレクタ１５、出力側アドレス制御回路１
６、アドレスセレクタ１７を備えて構成されている。第
２図（ａ）及び（ｂ）は本実施例の動作を説明するため
のタイムチャートであり、同図（ωは入力側、（ｂ）は
出力側を示す。第１図に訃いて、ＲＡＭ１２及び１３は
多重化された信号１フレームの情報を記憶できる記憶容
量を持つ高速のランダムアクセスメモリであり、第２図
（ａ）に示すように低速側データ信号の１ピクトの期間
を時間ｔ１〜ｔｎにｎ分割し、入力側セレクタ１１によ
ってそれぞれｎチャネルの信号（ＣＨＩ〜ＣＨｎ）を切
替え接続して得られる時分割データを一時記憶する。こ
こで、Ｆ＋ｊ２＋・・・ｉｎの各時間に対応する信号（
ＣＨＩ〜ＣＨｎ）の順序を変更することによって、信号
のタイムスロット入替（空間スイッチ）が実現される。
一方、出力側アドレス制御回路１６は、時分割データが
格納されたＲＡＭに順次アクセスして、１／ｎに時間圧
縮された信号を出力させるよう制御する。
格納されたＲＡＭに順次アクセスして、１／ｎに時間圧
縮された信号を出力させるよう制御する。
従って、第２図（ｂ）に示すように各チャネルの情報は
バースト信号とをり、それはＴ１＋Ｔ２．・・・Ｔｎの
時間内に順次配列され時分割多重信号が得られる。
バースト信号とをり、それはＴ１＋Ｔ２．・・・Ｔｎの
時間内に順次配列され時分割多重信号が得られる。
ここで、Ｔｌ＊Ｔｔｅ・・Ｔｎそれぞれの時間内にかい
て８ビツト（１バイト）単位にタイムスロットを入替え
するように出力側アドレスを制御することによって、各
チャネル内のタイムスロット入替（時間スイッチ）が実
現される。
て８ビツト（１バイト）単位にタイムスロットを入替え
するように出力側アドレスを制御することによって、各
チャネル内のタイムスロット入替（時間スイッチ）が実
現される。
以上の構成により多重処理形のタイムスロット入替回路
が実現され、第３図の従来回路に比べＲＡＭの記憶容量
は大きなものを要するが一対のみで済み、その周辺回路
の個数も少なくなり、従って消費電力も低減される。
が実現され、第３図の従来回路に比べＲＡＭの記憶容量
は大きなものを要するが一対のみで済み、その周辺回路
の個数も少なくなり、従って消費電力も低減される。
第３図は本発明の第２の発明の一実施例のブロック図で
あり、分離用の回路を示す。本実施例は、記憶容量の大
きい一対のＲＡＭ３２及び３３、ｎチャネルの高速側デ
ータ多重化信号をＲＡＭ３２及び３３に接続する入力側
セレクタ３５、入力側アドレス制御回路３６、出力側セ
レクタ３１、出力側アドレス制御回路３４、アドレスセ
レクタ３７を備えて構成されている。第４図（ω及び（
Ｏは本実施例の動作を説明するためのタイムチャートで
あり、同図（ωは出力側（ｔ））は入力側を示す。第３
図に釦いて、ＲＡＭ３２及び３３は多重化された信号１
フレームの情報を記憶できる記憶容量を持つ高速のＲＡ
Ｍである。第４図（ｂ）に示すように、各チャネルの情
報が’ｒ１．Ｔ２ 、・・・Ｔｎ の時間ごとに順次配
列された時分割多重信号が入力側セレクタ３５の入力信
号であって、この信号は、入力側アドレス制御回路３６
によりＲＡＭに順次高速で書込１れる。ここでＴＩ、Ｔ
０ｎ・・・Ｔｎ それぞれの時間内にｐいて８ビツト（
１バイト）単位にタイムスロットを入替するように入力
側アドレスを制御することによって各チャネル内のタイ
ムスロット入替（時間スイッチ）が実現される。一方、
出力側では、出力側アドレス制御回路３４により、第４
図（−に示すごとく、各チャネルの１ビツト内時間内に
順次ＲＡ Ｍにアクセスされてデータが読出される。出
力側アドレス制御回路３４は、各チャネルの読出しデー
タをラッチして、低速側の１ビツト幅のデータを再生す
る。ここでｔｌ、ｔｌ、・・・ｔｎの各時間に対応する
信号（ＣＨＩ〜ＣＨｎ）の順序を変更する様出力側セレ
クタを制御することによって信号チャネルの入替（空間
スイッチ）が実現される。
あり、分離用の回路を示す。本実施例は、記憶容量の大
きい一対のＲＡＭ３２及び３３、ｎチャネルの高速側デ
ータ多重化信号をＲＡＭ３２及び３３に接続する入力側
セレクタ３５、入力側アドレス制御回路３６、出力側セ
レクタ３１、出力側アドレス制御回路３４、アドレスセ
レクタ３７を備えて構成されている。第４図（ω及び（
Ｏは本実施例の動作を説明するためのタイムチャートで
あり、同図（ωは出力側（ｔ））は入力側を示す。第３
図に釦いて、ＲＡＭ３２及び３３は多重化された信号１
フレームの情報を記憶できる記憶容量を持つ高速のＲＡ
Ｍである。第４図（ｂ）に示すように、各チャネルの情
報が’ｒ１．Ｔ２ 、・・・Ｔｎ の時間ごとに順次配
列された時分割多重信号が入力側セレクタ３５の入力信
号であって、この信号は、入力側アドレス制御回路３６
によりＲＡＭに順次高速で書込１れる。ここでＴＩ、Ｔ
０ｎ・・・Ｔｎ それぞれの時間内にｐいて８ビツト（
１バイト）単位にタイムスロットを入替するように入力
側アドレスを制御することによって各チャネル内のタイ
ムスロット入替（時間スイッチ）が実現される。一方、
出力側では、出力側アドレス制御回路３４により、第４
図（−に示すごとく、各チャネルの１ビツト内時間内に
順次ＲＡ Ｍにアクセスされてデータが読出される。出
力側アドレス制御回路３４は、各チャネルの読出しデー
タをラッチして、低速側の１ビツト幅のデータを再生す
る。ここでｔｌ、ｔｌ、・・・ｔｎの各時間に対応する
信号（ＣＨＩ〜ＣＨｎ）の順序を変更する様出力側セレ
クタを制御することによって信号チャネルの入替（空間
スイッチ）が実現される。
本実施例でも、第一の発明の実施例と同様に、従来回路
よりも回路規模や消費電力を低減できる。
よりも回路規模や消費電力を低減できる。
以上説明したように本発明により、従来回路よりも回路
規模、消費電力を低減し得る。
規模、消費電力を低減し得る。
第１図及び第３図は本発明の実施例のブロック図、第２
図（ａ） 、 （ｂ）及び第４図（ａ） 、 （ｂ）は
本発明の実施例のタイムチャート、第５図及び第６図は
従来のタイムスロット入替回路のブロック図である。 １．１１，２５．３５・・・・・・入力側セレクタ、２
゜３．１２，１３．２２，２３．３２．３３・・・・・
・ランダムアクセスメモリ（ＲＡＭ）、４．１４゜２６
．３６・・・・・・入力側アドレス飼料回路、５゜１５
．２１．３１・・・・・・出力側セレクタ、６ 、１６
゜７２６ ．３６ ・・・・・出力側アドレス制御回路、 、２７ ３７・・・・・・アドレスセレクタ、 ・・・合成回路、 ２０・・・・・・分配回路。
図（ａ） 、 （ｂ）及び第４図（ａ） 、 （ｂ）は
本発明の実施例のタイムチャート、第５図及び第６図は
従来のタイムスロット入替回路のブロック図である。 １．１１，２５．３５・・・・・・入力側セレクタ、２
゜３．１２，１３．２２，２３．３２．３３・・・・・
・ランダムアクセスメモリ（ＲＡＭ）、４．１４゜２６
．３６・・・・・・入力側アドレス飼料回路、５゜１５
．２１．３１・・・・・・出力側セレクタ、６ 、１６
゜７２６ ．３６ ・・・・・出力側アドレス制御回路、 、２７ ３７・・・・・・アドレスセレクタ、 ・・・合成回路、 ２０・・・・・・分配回路。
Claims (2)
- （１）一対のランダムアクセスメモリに複数チャネルの
低速データ信号列を順次切替えて接続する入力制御手段
と、前記低速データ信号列のすべての情報を一対の前記
ランダムアクセスに書込み及び読出しを一定時間ごとに
交互にくり返し相補的に動作させて記憶させる記憶制御
手段と、前記一定時間ごとに前記ランダムアクセスメモ
リから書込まれているすべての情報を時分割で順次高速
読出しを行う出力制御手段とを備えているタイムスロッ
ト入替回路。 - （２）一対のランダムアクセスメモリに複数チャネルを
含む時分割多重信号を接続してすべての情報を順次接続
する入力制御手段と、一対の前記ランダムアクセスメモ
リの書込み及び読出しを一定時間ごとに交互にくり返し
て相補的に動作させて記憶させる記憶制御手段と、前記
時分割多重信号を各前記チャネルの低速データ信号列に
分離する出力制御手段とを備えているタイムスロット入
替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34031589A JPH03201734A (ja) | 1989-12-28 | 1989-12-28 | タイムスロット入替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34031589A JPH03201734A (ja) | 1989-12-28 | 1989-12-28 | タイムスロット入替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201734A true JPH03201734A (ja) | 1991-09-03 |
Family
ID=18335771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34031589A Pending JPH03201734A (ja) | 1989-12-28 | 1989-12-28 | タイムスロット入替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201734A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330237B1 (en) | 1998-03-20 | 2001-12-11 | Fujitsu Limited | Time slot assignment circuit |
| US6587459B1 (en) | 1998-03-20 | 2003-07-01 | Fujitsu Limited | Time slot assignment circuit |
-
1989
- 1989-12-28 JP JP34031589A patent/JPH03201734A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330237B1 (en) | 1998-03-20 | 2001-12-11 | Fujitsu Limited | Time slot assignment circuit |
| US6587459B1 (en) | 1998-03-20 | 2003-07-01 | Fujitsu Limited | Time slot assignment circuit |
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