JPS6330099A

JPS6330099A - 時分割スイッチ

Info

Publication number: JPS6330099A
Application number: JP17164786A
Authority: JP
Inventors: Kenichi Asano; 賢一浅野; Eiichi Amada; 天田　栄一; Masaru Shibukawa; 渋川　勝
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1986-07-23
Filing date: 1986-07-23
Publication date: 1988-02-08
Anticipated expiration: 2012-03-12
Also published as: JP2590069B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は１時分割スイッチの通話路メモリ動作制御方式
に係り、特に時分割多重された同一ハイウェイ上あるい
は異なるハイウェイ上のタイムスロットを任意に入れ換
える時分割スイッチにおいて、空いている出力チャネル
に対応した通話路メモリの動作を制御する方式に関する
ものである。

〔従来の技術〕

時分割スイッチにおける通話路メモリの動作方式は様々
あるが、データの書き込みと読み出しを交互に毎サイク
ル行なう方式が広く採用されている。この方式を採用し
た時分割スイッチの例としる。

上記文献に記載された時分割スイッチは、入力ハイウェ
イのデータをスピーチ・メモリに書き込む時には、カウ
ンタ出力を書き込みアドレスとして選択し、またスピー
チ・メモリからデータを読み出して、出力ハイウェイに
送出する時には、チャネルの入れ換えを指定するコント
ロール・メモリの出力を読み出しアドレスとして選択し
て、１サイクルで書き込みと読み出しを交互に、毎サイ
クル行なっている。さらに、コントロール・メモリに１
ビツト付加して、出力チャネルの空塞を管理し、出力チ
ャネルが塞の場合にのみスピーチ・メモリのデータを出
力ハイウェイに出力し、出力チャネルが空の場合には、
コントロール・メモリの空塞管理ビットを除いた情報を
、出力ハイウェイに出力している。このとき、空チャネ
ルに対応するアドレスのコントロール・メモリには、空
塞管理ビットを除いて、すべて“０”を書き込んでいる
。すなわち、コントロール・メモリの空塞管理ビットの
内容により、出力ハイウェイへは、スピーチ・パス・メ
モリの出力、または、コントロール・メモリの出力のど
ちらか一方を選択して出力している。

〔発明が解決しようとしている問題点〕このため、出力
ハイウェイが空で、出力ハイウェイにコントロール・メ
モリの情報を出力する時には、スピーチ・メモリのデー
タを読み出す必要がなく、この読み出しを毎サイクル行
なっている前記文献例では、余分な電力を消費している
ことになる。また、このような時分割スイッチを出力ハ
イウェイに複数個並列接続して、大容量のスイッチを構
成する場合、消費電力は時分割スイッチの個数分だけ増
加し、低電力化を目指す交換機において、大容量化のさ
またげとなる。

本発明の目的は、このような従来の欠点を改善し、複数
個の時分割スイッチを出力ハイウェイに並列接続して大
容量化した場合に、簡単なハードウェアと簡単な制御に
より１時分割スイッチの通話路メモリの動作率を低下さ
せ、低電力化できる時分割スイッチの通倍路メモリ動作
制御方式を提供することにある。

〔問題点を解決するための手段〕

本発明による時分割スイッチの通話路メモリ動作制御方
式は、１フレームに複数個のチャネルが時分割多重され
た単一もしくは複数個の入力及び出力ハイウェイと、上
記入力ハイウェイ上の１フレーム分のディジタル情報を
記憶する第１の記憶手段と、上記第１の記憶手段の読み
出しアドレスを指定してチャネルの入れ換えを行なう第
２の記憶手段と、外部からのクロックによって動作し。

第１の記憶手段の書き込みアドレスと第２の記憶手段の
読み出しアドレスを制御するカウンタとを有する時分割
スイッチにおいて、上記第２の記憶手段には、各入力チ
ャネルの接続情報と出力チャネルの空塞管理情報を記憶
し、出力チャネルが塞の場合にのみ前記第１の記憶手段
を読み出すことに特徴がある。

〔実施例〕

第１図は１本発明の実施例を示す時分割スイッチの構成
図である。

第１図において、１００〜１０７は入力ハイウエイ、１
１０〜１１７は出力ハイウェイ、１２０はスピーチ・パ
ス・メモリ、１２１はコントロール・メモリ、１２２〜
１２４はセレクタ、１２５はカウンタ、１３０〜１３７
は可変遅延シフト・レジスタ、１４０〜１４７はシフト
・レジスタ、１５０〜１５７はアンド・ゲートである。

各ハイウェイのビットレートは、８．１９２Ｍ　ｂ　／
　ｓであり、８ビツトからなるチャネルがハイウェイ当
り１２８チャネル多重されている。この１２８チヤネル
のビット列を１フレームと呼び、１フレームの間隔は１
２５μｓである。

入力ハイウェイ１００〜１０７から１フレームの直列信
号が入力されると、可変遅延シフト・レジスタ１３０〜
１３゛７でチャネル毎に直並列変換されて、セレクタ１
２２に出力される。

セレクタ１２２は、８個の可変遅延シフト・レジスタ１
３０〜１３７の中から順次１つずつ選択して、スピーチ
・パス・メモリ１２０に供給する。

スピーチ・パス・メモリ１２０は、８個の入力ハイウェ
イ１００〜１０７の１フレーム分のチャネル信号、すな
わち１ｏ２４チヤネルを記憶する容量を持ち、その読み
出しアドレスをコントロール・メモリ１２１で制御する
ことにより、チャネルの入れ換えを可能とする。

コントロール・メモリ１２１は、チャネルの入れ換え情
報を記憶して、スピーチ・パス・メモリ１２０に読み出
しアドレスを供給する。

セレクタ１２３は、スピーチ・パス・メモリ１２０に入
力ハイウェイ１００〜１０７のディジタル情報を書き込
む時に、カウンタ１２５の出力を選択して、これを書き
込みアドレスとし、また。

データを読み出して出力ハイウェイ１１０〜１１７に送
出する時には、コントロール・メモリ１２１の出力を選
択して、これを読み出しアドレスとする。

カウンタ１２５は、８．１９２ＭＨｚのクロックφ１で
カウントアツプされ、８ＫＨｚのフレーム信号１２６で
リセットされるため、１フレームの時間間隔１２５μｓ
の間で０から１０２３まで変化する。

セレクタ１２４は、スピーチ・パス・メモリ１２０に、
入力ハイウェイのディジタル情報を書き込む時に、′Ｈ
”レベル固定信号１２７を選択し、データを読み出す時
には、コントロール・メモリ１２１の空塞管理ビット１
２８を選択して、これをスピーチ・パス・メモリ１２０
の選択制御信号ＣＳとする。

また、スピーチ・パス・メモリの書き込み制御信号ＷＥ
として、クロックφ工を入力する。

アンド・ゲート１５０〜１５７は、コントロール・メモ
リ１２１の空塞管理ビット１２８と、スピーチ・パス・
メモリ１２０の出力のアンドを取ることにより、空の出
力チャネルの全ビットを“Ｌ”レベルにする。

シフト・レジスタ１４０〜１４７は、スピーチ・パス・
メモリ１２０の出力の並列データを並直列変換し、さら
に、出力ハイウェイ間の出力位相調整を行なって、出力
ハイウェイ１１０〜１１７に直列データを供給する。各
シフト・レジスタ１４０〜１４７のシフト段数の差は、
各出力ハイウェイ１１０〜１１７でフレームの開始位置
を合わせるためである。

第２図は、第１図の動作タイムチャートであり、第３図
は、第１図のコントロール・メモリ１２１におけるワー
ド構成を示す図である。

第１図において、カウンタ１２５の値がＯのとき、入力
ハイウェイ１００の第０チヤネルが、スピーチ・パス・
メモリ１２０に書き込まれ、さらに、スピーチ・パス・
メモリ１２０の出力が、出力ハイウェイ１１０に対応す
るシフト・レジスタ１４０に転送される。同様にして、
カウンタ１２５の値が１のときは、入力ハイウェイ１０
１．出力ハイウェイ１１１の第０チヤネルに対応し、カ
ウンタ１２５の値が８のときは、入力ハイウェイ１００
、出力ハイウェイ１１０の第１チヤネルに対応し、カウ
ントアツプすることにより、順次、第２チヤネル、第３
チヤネル・・・・・・と進み、カウンタ１２５の値が１
０２３の時は、入力ハイウェイ１０７、出力ハイウェイ
１１７の第１２７チヤネルに対応する。

スピーチ・パス・メモリ１２０は、第２図に示すように
、８ＭＨｚの２相クロツクφ工及びφ２に同期して動作
する。クロックφ１の立上りからクロックφ２の立上り
までの間に、入力データの書き込みを、クロックφ２の
立上りからクロックφ１の立上りまでの間に、データの
読み出しをそれぞれ交互に行なう。このときの書き込み
アドレスとしてカウンタ１２５の出力が、読み出しアド
レスとしてコントロール・メモリ１２１の出力が、セレ
クタ１２３により選択される。

コントロール・メモリ１２１のワード構成は、第３図に
示すように、ｂｏ”ｂｅからなる１０ビツトのスピーチ
・パス・メモリアドレスと、ｂｌ。

の１ビツトからなる空塞管理ビット及びｂｚｘの１ビツ
トからなるパリティピットを有する。

また、スピーチ・パス・メモリ１２０の選択制御信号Ｏ
８として、セレクタ１．２４により、書き込み時には“
Ｈ”固定信号が、読み出し時にはコントロール・メモリ
１２１の空塞管理ビット１２８が選択される。これによ
り、スピーチ・パス・メモリ１２０へのデータの書き込
みは、クロックφ五がａｔ　Ｈｔｐレベルの間に毎サイ
クル行なわれる。

これに対して、スピーチ・パス・メモリ１２０からデー
タを読み出す時には、コントロール・メモリ１２１の空
塞管理ビット１２８により、選択制御信号Ｃ８のレベル
が決定される。すなわち、空塞管理ビット１２８がｕ　
１１１のとき、それに対応する出力チャネルが塞である
と仮定すれば、スピーチ・パス・メモリ１２０が選択さ
れて、データの読み出しを行ない、逆に、空塞管理ビッ
トが′０”のときは、対応する出力チャネルが空指定と
なり、スピーチ・パス・メモリ１２０が選択されず、デ
ータの読み出しを行なわない、この時、空指定の出力チ
ャネルには、アンド・ゲート１５０〜１５７により、全
ビット“Ｌ”レベルを出力する。

このように１本発明においては、コントロール・メモリ
の空塞管理ビットを、スピーチ・パス・メモリの読み出
し時における選択制御信号として利用することにより、
空塞管理ビットが塞表示の場合のみ、スピーチ・パス・
メモリの読み出しを行なうので、出力ハイウェイに複数
個の時分割スイッチを並列接続して大容量化した場合１
時分割スイッチ１個当りの出力チャネルの使用率の低下
により、スピーチ・パス・メモリの読み出し動作率が低
下するので、消費電力の低減が可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、時分割スイッチ
の出力チャネルの空塞管理ビットを操作するだけで、通
話路メモリ動作を制御できる時分割スイッチを実現でき
、複数個の時分割スイッチを並列接続して大容量化した
とき、消費電力を低減することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す時分割スイッチの構成
図、第２図は第１図における動作タイミング・チャート
、第３図はコントロール・メモリのワード構成を示す図
である。

Claims

【特許請求の範囲】１、１フレームに複数個のチャネルが時分割多重された
単一もしくは複数個の入力及び出力ハイウェイと、上記
入力ハイウェイ上の１フレーム分のディジタル情報を記
憶する第１の記憶手段と、上記、第１の記憶手段のアド
レスを指定してチャネルの入れ換えを行なう第２の記憶
手段と、外部からのクロックによつて動作し、第１の記
憶手段及び第２の記憶手段のアドレスを制御するカウン
タを有する時分割スイッチにおいて、前記第２の記憶手
段には、チャネルの入れ換え情報と出力チャネルは空塞
管理情報を記憶し、出力チャネルが塞のときだけ、前記
第１の記憶手段を動作させることを特徴とした時分割ス
イッチの通話路メモリ動作制御方式。２、第１項記載の時分割スイッチにおいて、出力チャネ
ルの空塞管理情報を記憶する第３の記憶手段を追加し、
出力チャネルが塞のときだけ、前記第１及び第２の記憶
手段を動作させることを特徴とした時分割スイッチの動
作制御方式。