JPH0542010B2

JPH0542010B2 -

Info

Publication number: JPH0542010B2
Application number: JP62133060A
Authority: JP
Inventors: Atsumi Tanaka; Hirokazu Fukui; Masahiro Maeda; Norio Murakami
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-05-28
Filing date: 1987-05-28
Publication date: 1993-06-25
Also published as: JPS63298434A

Description

【発明の詳細な説明】〔概要〕データバツフア用のシーケンスシヤルメモリ回
路の高速処理化において、書込みと読出しを独立
して行う２ケの２ポートメモリと、０番地データ
を迂回させるレジスタ１ケを設け、メモリに書込
むデータ長が偶数個でも奇数個でも奇数個でも同
じように、最初の０番地データは０番地データを
迂回させるレジスタに書込み、１番地データ以降
の入力データは２ケの２ポートメモリに交互に書
込む。

一方、レジスタと、２ケの２ポートメモリに交
互に書込まれたデータは、書込まれた順に、書込
みが終了した後、書込みタイミングから或る一定
の安定した期間をおいた読出しタイミングで、書
込み動作とは独立して書込まれた順に読出し、メ
モリに書込まれるデータ長が奇数でも偶数でも同
じように、回路内部のメモリの動作速度の約２倍
の速度で、データの書込み・読出し処理を行うよ
うにしたシーケンシヤルメモリ回路を実現するも
のである。

〔産業上の利用分野〕

本発明はシーケンシヤルメモリ回路の改良に関
する。

本発明はシーケンシヤルデータを使用するデイ
ジタル装置における速度変換用のデータバツフア
やデータ記録装置として使用可能なシーケンシヤ
ルメモリ回路を提供するものである。

この様なメモリ回路は高速且つ大量のデータを
記憶できることが望まれる。

〔従来の技術〕

従来より、メモリの動作速度を高めるために、
２つのメモリを用意し、この２つのメモリを交互
に切換えながら、書込み・読出しの処理を行う、
所謂メモリシエア方式を適用した回路が提案され
ており、そのメモリシエア方式を第６ａ図に示
す。

第６ａ図に示す交互動作のメモリシエア方式
は、メモリアドレス０番地への入力データの書込
みが終了してから、メモリアドレス１番地へのデ
ータの書込みが行われ、以下同様にして、メモリ
アドレス２番地、３番地へと交互にメモリへ書込
みが行われる。

このような交互動作を行うメモリシエア方式で
は、書込み周期は単一メモリの場合と同じてある
ため、メモリ回路としての動作速度を改善するこ
とはできない。

そこで、この動作速度を改善するために、第６
ｂ図に示すように、偶数アドレスメモリと奇数ア
ドレスメモリの書込みタイミングを半周期をずら
して、交互動作させる方式が提案され、現在この
方式が一般に用いられている。

この方式であると、書込みが偶数アドレスメモ
リと奇数アドレスメモリとが半周期ずれのタイミ
ングを保持してどちらも動作しているので、メモ
リの書込み速度を２倍にすることができる。

〔発明が解決しようとする問題点〕

しかしながら、従来の第６ｂ図に示す書込みタ
イミングを半周期ずらす方式では、書込むデータ
が偶数個の場合は、例えば、データ長が第６ｂ図
に示すように、０〜３番地までの４個であれば、
０、２番地のデータは偶数アドレスメモリへ書込
まれ、１、３番地のデータは奇数アドレスメモリ
へ書込まれるので、問題は発生しない。

しかし、データ長が奇数個の場合は、０、２、
４等の偶数アドレス番地のデータを偶数アドレス
メモリへ書込み、１、３、５等の奇数アドレス番
地のデータを奇数アドレスメモリに書込むように
すると、第６ｃ図の斜線でに示すように、最後の
番地のデータが書込まれる2n番地の次に位置す
る奇数アドレス側の番地に無効なデータが生じる
ことになる。

その結果、読出しに際して、この無効なデータ
の処理を行う必要が発生した。

これを避けるために、例えば、データをメモリ
回路に入力する段階で、偶数個のデータに整合さ
せるようにして対応する等が行われていたが、回
路規模を増大させることになるという欠点があつ
た。

また、無効なデータを発生させないようにする
方法として、第６ｄ図に示すように、最後のデー
タが書込まれる2n番地と次のデータの０番地の
データをそれぞれ1/2の時間で連続して書込む方
法が考えられるが、2nと０番地でメモリの動作
速度が追従しないため、物理的に書込み不可能で
ある。

本発明は、係る問題を解決するもので、入力す
るデータのデータ長に関係なく、書込み・読出し
が高速で実行できるシーケンシヤルメモリ回路を
提供することを目的とする。

〔問題点を解決するための手段〕

上記の問題点は、第１図の本発明の原理図に示
すように、２つのメモリ回路４，５を用い、書込
アドレスクロツク発生回路８が供給する書込クロ
ツクにより、２つの該メモリ回路４，５はデータ
の書込みを交互に行い、また、読出アドレスクロ
ツク発生回路９が供給する読出クロツクにより、
データの読出しを交互に行い、該メモリ回路４，
５から相互に読出したデータは、該読出アドレス
クロツク発生回路９が供給する選択信号により切
換え動作するセレクタ６を交互に切替えて、２つ
の該メモリ回路４，５に書込まれた該データを読
出して取り出すシーケンシヤルメモリ回路におい
て、該メモリ回路４，５に、データの書込みとデ
ータの読出しを独立して実行できる２つの２ポー
トメモリ回路を用いる。

また、複数個からなる入力データの０番地デー
タを該書込アドレスクロツク発生回路８からの書
込クロツクで書込み、また、該読出アドレスクロ
ツク発生回路９の発生アドレスが“０”のとき、
該セレクタ６からの選択信号により、読出しを行
うレジスタ３を設ける。

そして、該入力データの該０番地データは該レ
ジスタ３に迂回させ、該入力データの１番地デー
タ以降のデータは、２つの該メモリ回路４，５に
おいて、交互に書込みを行い、また、書込みとは
独立して該レジスタ３と、交互に該メモリ回路
４，５に書込まれた該データの読出しを行うよう
にすることにより、解決される。

〔作用〕

本発明によれば、レジスタ３は、外部にある書
込制御回路において生成する書込クロツク、書込
アドレス信号の供給を受ける書込アドレスクロツ
ク発生回路８からの１パルスのレジスタ書込クロ
ツクにより、入力する複数個データの最初のデー
タである０番地データを書込む。レジスタ３への
データ書込みが終了すると、書込アドレスクロツ
ク発生回路８からの書込アドレスと書込クロツク
により、一方のメモリ回路５に２番目のデータで
ある１番地データを書込み、半周期遅れて、もう
一方のメモリ回路４に３番目のデータである２番
地データを書込む。以下順次交互にメモリ回路
５，４にデータを書込む。

そして、１つ目の複数のデータの書込みが終了
し、次の複数のデータが入力するときは、書込ア
ドレスクロツク発生回路８に外部から得られる書
込リセツト信号により、レジスタ書込クロツクが
レジスタ３に供給されると同時に、メモリ回路
４，５への書込クロツクが停止するので、１つ目
の複数のデータの場合と同様にして、レジスタ３
へ０番地データの書込みを行う。

以下、メモリ回路５，４への１番地データ以降
のデータの書込みも１つ目のデータと同様にして
行う。

また、レジスタ３、メモリ回路５，４に書込ま
れたデータの読出しは、先ず、外部にある読出制
御回路において生成する読出アドレス信号、読出
クロツク、セレクタ制御信号を受ける読出アドレ
スクロツク発生回路９からの選択信号でセレクタ
６を切換え、レジスタ３に書込まれた０番地デー
タを読出してセレクタ６を介して取り出す。

次に、読出アドレスクロツク発生回路９からメ
モリ回路５に読出アドレスと読出クロツクが供給
されるので、メモリ回路５に書込まれた１番地デ
ータを読出し、読出アドレスクロツク発生回路９
からセレクタ６に供給される選択信号でメモリ回
路５を選択して読出した１番地データをセレクタ
６を介して取り出す。

同様にして、読出アドレスクロツク発生回路９
からの読出アドレスと読出クロツクでメモリ回路
４に書込まれた２番地データを読出し、同発生回
路９からの選択信号でメモリ回路４を選択して読
出した２番地データをセレクタ６を介して取り出
す。

以下同様に、メモリ回路５，４に書込まれたデ
ータを読出し、セレクタ６を介して取り出す。

メモリ回路４，５には、２ポートメモリを用い
ているので、データの書込みとデータの読出しと
を独立して行うことができる。

このようにすることにより、メモリ回路に入力
するデータのデータ長が偶数でも、奇数でも同じ
ように、データの書込み・読出しを行うことがで
きる。

〔実施例〕

第２図は本発明の一実施例のシーケンシヤルメ
モリのブロツク図である。また、第２図の回路図
の動作について、第３図に奇数データの書込タイ
ムチヤートを示し、第４図に偶数データの書込タ
イムチヤートを示し、第５図に奇数データの読出
タイムチヤートを示す。

先ず、第２図、第３図を用いて、奇数データの
書込タイムチヤートについて説明する。

ここで、入力データ１はAm〜Gm（ｍ＝０〜
ｎ）の７個の奇数個のデータからなるものとす
る。

先ず、A0〜G0からなる１つ目の入力データ１
は、A0は０アドレスレジスタ３０へ、B0，D0，
F0はＢメモリ５３へ、また、C0，E0，G0はＡメ
モリ４３に書込まれる。そして、同じように、次
のＡ１〜Ｇ１からなる入力データ１のＡ１は０ア
ドレスレジスタ３０へ、Ｂ１，Ｄ１，Ｆ１はＢメ
モリ５３へ、Ｃ１，Ｅ１，Ｇ１はＡメモリ４３に
書込まれる。以下、同様である。

レジスタ３０やメモリ４３，５３へのデータ書
込みのための書込アドレスクロツク発生回路８に
は、外部から得られる(a)書込クロツクWCKと、
(b)書込リセツト信号WRとにより、０アドレスレ
ジスタ３０への(f)レジスタ書込クロツクWCK0
と、Ａメモリ４３のデータレジスタ４１とアドレ
スレジスタ４２への(d)Ａメモリ書込クロツク
WCKAと、Ｂメモリ５３のデータレジスタ５１
とアドレスレジスタ５２への(e)Ｂメモリ書込クロ
ツクWCKBと、両アドレスレジスタ４２，５２
への(c)書込クロツクWAとを発生する。

そして、入力データ１の各データAm，Bm，
Cm，……Gmには、それぞれメモリ回路に書込
む場所を指定するためのアドレス番号として、
０，１，２，……６が与えられる。

入力データ１の書込みのタイミングは、先ず、
書込アドレスクロツク発生回路８に、外部から、
１つ前の入力データ１の最後のアドレス番号Gm
データと同じタイミングに与えられる(b)書込リセ
ツト信号WRに対応し、(a)書込クロツクに同期し
て発生する１パルスの(f)０アドレスレジスタ書込
クロツクWCKOにより、０アドレスレジスタ３
０に、入力データ１のアドレス番号０の入力デー
タAmが書込まれる。

一方、この(f)０アドレスレジスタ書込クロツク
WCKOが０アドレスレジスタ３０に供給される
クロツクタイムに、Ａメモリ、Ｂメモリへ(d)(e)書
込クロツクWCKA，WCKBが供給されないよう
に、この(f)０アドレスレジスタ書込クロツク
WCKOが０アドレスレジスタ３０に供給される
クロツクのタイミングにおいては、Ａメモリ、Ｂ
メモリへ(d)(e)書込クロツクWCKA，WCKBの供
給タイミングをそれぞれ１クロツク分だけ後へシ
フトしている。

次にアドレス番号の１の入力データBmが(e)Ｂ
メモリ書込クロツクWCKBによつて、データレ
ジスタ５１を介してＢメモリ５３に書込まれる。

そして、次のアドレス番号２の入力データCm
が(d)Ａメモリ書込クロツクWCKAによつて、デ
ータレジスタ４１を介してＡメモリ４３に書込ま
れる。

以下同様にして、アドレス番号３，５はＢメモ
リ５３に、また、アドレス番号４，６はＡメモリ
４３に交互にそれぞれデータレジスタ５１，４１
を介して書込まれる。

その結果、０アドレスレジスタ３０に書込まれ
るタイミングは、(k)に示すように、例えば、入力
データＡ１の場合、書込アドレスが“０”の間に
書込まれて、次の書込リセツト信号が入力するま
でデータが保持される。

また、データレジスタＢ５１を介してＢメモリ
５３に書込まれるタイミングは、(j)に示すよう
に、次の入力データＢ１の場合、入力データＢ１
が本メモリ回路に入力した次の書込クロツクの時
点から、一旦、データレジスタＢ５１に記憶した
入力データＢ１を２クロツクの時間で、Ｂメモリ
５３に書込みを行う。このように、外部から供給
される書込クロツク周期の２倍の時間でメモリ回
路５３，４３に書込めばよいことになる。即ち、
メモリ回路５３，４３の動作速度は1/2でよいこ
とになる。

このようにして、入力データAm〜Gmは、ア
ドレス０番号Amが(k)０アドレスレジスタ３０に
示すタイミングで書込み、また、Bm，Dm，Fm
は(j)データレジスタＢのタイミングでＢメモリ５
３へ、また、Cm，Em，Gmは(i)データレジスタ
ＡのタイミングでＡメモリ４３へそれぞれ書込ま
れることになる。

次に、入力データが偶数個の場合について、第
４図を用いて説明する。

入力データ１をAm〜Fm（ｍ＝０〜ｎ）の６個
の偶数個のデータからなるものとする。

先ず、１つ目のデータA0〜F0からなる入力デ
ータ１は、A0は０アドレスレジスタ３０へ、
B0，D0，F0はＢメモリ５３へ、また、C0，E0
はＡメモリ４３に書込まれる。そして、同じよう
にして、次のＡ１〜Ｆ１からなる入力データ１
が、Ａ１は０アドレスレジスタ３０へ、Ｂ１，Ｄ
１，Ｆ１はＢメモリ５３へ、また、Ｃ１，Ｅ１は
Ａメモリ４３に書込まれる。以下同様である。

第４図の偶数個で入力データがAm〜Fm（ｍ＝
０〜ｎ）の６個の場合、１つの前の入力データの
最後のデータF0の入力と同じタイミングで、(b)
書込リセツト信号WRが書込アドレスクロツク発
生回路８に送られて来る。

すると、第３図の場合の入力データ“GO”に
相当するデータが無くなるので、入力データ
“FO”の後に、すぐ、次のデータの最初のアドレ
スデータＡ１が送られてくる。また、同じタイミ
ングで(f)０アドレスレジスタ書込クロツク
WCKOが０アドレスレジスタ３０に供給される。
それに対応して、(k)０アドレスレジスタのデータ
Ａ１が書込まれる。

そして、第３図の(c)書込アドレスWAのアドレ
スデータ“６”と、(d)Ａ書込クロツクWCLAの
(c)書込アドレスWAのアドレスデータ“６”のタ
イミングにおける書込クロツクも無くなるので、
(g)Ａアドレスレジスタのアドレスデータ“４”
は、次のアドレスデータ“２”が入力するまで継
続する。

また、アドレスデータ“４”によつて書込まれ
る(i)Ａデータレジスタのデータ“E0”も、次の
アドレスデータ“２”によつて書込まれるデータ
“Ｃ１”が入力するまで継続する。

また、(h)Ｂアドレスレジスタのアドレスデータ
“５”も、次のアドレスデータ“１”が入力する
まで継続する。

この結果、メモリ回路５，４に書込まれる(l)書
込データの順序は、入力データと同じ順序で書込
まれることになる。

このようにして、入力データが偶数個の場合
も、データが欠落することなく、書込むことがで
きる。

次に、第３図に示すデータが７個の場合に対応
した、第５図の読出タイムチヤートについて説明
する。

０アドレスレジスタ３０や、Ａメモリ４３、Ｂ
メモリ５３に書込まれれたデータを読出すため
に、読出アドレスクロツク発生回路９とセレクタ
６とが備えてある。

読出アドレスクロツク発生回路９に、外部から
得られる(m)読出クロツクRCKと(n)読出リセツト
信号RRとにより、(m)読出クロツクRCKに同期し
た、Ａメモリ４３のアドレスレジスタ４４への(p)
Ａメモリ読出クロツクRCKAと、Ｂメモリ５３
のアドレスタ５４への(q)Ｂメモリ読出クロツク
RCKBと、両アドレスレジスタ４４，５４への
(o)読出アドレスRAと、セレクタ６が０アドレス
レジスタ３０や、Ａメモリ４３、Ｂメモリ５３か
ら読出されたデータを取り出すための(y)選択信号
とを発生する。

また、セレクタ６は、読出アドレスクロツク発
生回路９から供給される(y)選択信号に対応して、
０アドレスレジスタ３０、Ｂメモリ５３、Ａメモ
リ４３を順次切換えて、それぞれに読出されたデ
ータを取り出す。

メモリ回路に書込まれたデータの読出しのタイ
ミングと、第３図における書込みのタイミングと
の関係においては、２ポートメモリ回路の記憶容
量の大きさや装置構成にもよるが、例えば、128
データを１フレームとすると、書込リセツト信号
より数データから数十データの遅れで読出リセツ
ト信号を入力し、データ読出しを安定にして実行
できるタイミングで読出すようにする。

また、読出アドレスクロツク発生回路９に、外
部から与えられる(n)読出リセツト信号RRに対応
して、次の読出クロツクのタイミングに(o)読出ア
ドレスRAPが発生するが、セレクト６が(o)読出
アドレスRAにより、Ｂメモリ、Ａメモリ５４，
４４から出力するデータの遅延を考慮して、２ク
ロツク分だけ遅れて(y)選択信号を供給するように
している。

先ず、(n)読出リセツト信号RRにより、次のク
ロツクのタイミングに、(o)読出アドレスRAとし
て、データの０番地データを読出すための“０”
が発生するが、０アドレスレジスタ３０には、０
番地データに対応するデータ“Ａ１”しか書込ま
れていないので、(o)読出アドレスRAは供給され
ないが、２クロツク分後に０アドレスレジスタ３
０を選択する(y)選択信号がセレクタ６に供給され
るので、データ“Ａ１”が読出され、セレクタ６
を介して取り出される。

次に、(o)読出アドレスRAに、データの１番地
データを読出すための“１”と、(s)Ｂアドレスレ
ジスタRCKBがアドレスレジスタ５４に供給さ
れる。すると、アドレスレジスタ５４にそのデー
タ“１”が記憶され、Ｂメモリ５３のアドレス
“１”に記憶されているデータ“Bm”が読出さ
れてセレクタ６へ送られる。そして、セレクタ６
にＢメモリ５３を選択する(y)選択信号が送られる
と、データ“Bm”がセレクタ６を介して取り出
される。同様にして、Ａメモリ４３のアドレス
“２”に書込まれているデータ“Ｃ１”がセレク
タ６を介して取り出される。

同様に、０アドレスレジスタ３０に書込まれて
いるデータAm、Ｂメモリ５３に書込まれている
データBm，Dm，FmとＡメモリ４３に書込まれ
ているデータCm，Em，GmはＢメモリ５３、Ａ
メモリ４３はそれぞれ読出した後、順次セレクタ
６より、(x)セレクタ出力データとして取り出され
る。

また、データから偶数個の場合の読出しも、奇
数個の場合と基本的に変わるところはないので、
説明を割愛する。

このようにして、第３図の(a)書込クロツク
WCKや、第５図の(m)読出クロツクRCKにで示
す外部クロツクサイクルと、(d)(e)書込クロツク
WCKA、WCKBや、(p)，(q)読出クロツク
RCKA／RCKBにで示す内部クロツクサイク
ルは、はの２倍の動作時間となるが、Ａメモ
リ、Ｂメモリと２個のメモリを書込み、読出しを
独立して行うので、レジスタの動作時間と比較し
て処理速度が1/2の遅いメモリを用いても、メモ
リ回路としては、０番号の付近の動作を除外すれ
ば、レジスタの動作時間と同程度の早い速度で、
書込み、読出し処理を行うことができる。

なお、第３図〜第５図では、説明の都合上、Ａ
メモリ、Ｂメモリの使用アドレスが、例えば、Ａ
メモリの場合、２，４，６ととびとびになつてい
るが、実際には、各メモリのアドレスは、外部か
らの書込クロツクWCKまたは、書込リセツト信
号WRのカウントにより発生させるアドレスデー
タのうちの最下位ビツト（LSB）を使用しない
等の工夫をして、Ａメモリ、Ｂメモリに与えるア
ドレスが連続になるようにして、メモリの使用領
域がとびとびにならないようにしている。

〔発明の効果〕

上記のように、本発明によれば、０アドレスレ
ジスタを用いることにより、データ長が奇数でも
偶数でも同じように書込み・読出しが可能となる
ので、データ長が随時変化するようなデータの書
込み・読出しに大きく貢献できる。

レジスタの動作より動作が遅くても書込みと読
出しが独立し実行できる２ポートメモリを複数個
使用することにより、書込みと読出しとを独立し
て実行し、かつ、使用する複数個を時間をずらし
て平行して動作させるので、早い速度のメモリ回
路を実現することが可能となる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明一実
施例のシーケンシヤルメモリのブロツク回路図、
第３図は本発明一実施例のシーケンシヤルメモリ
回路の書込タイムチヤート（奇数データ）、第４
図は本発明一実施例のシーケンシヤルメモリ回路
の書込タイムチヤート（偶数データ）、第５図は
本発明一実施例のシーケンシヤルメモリ回路の読
出タイムチヤート（奇数データ）、第６ａ図は従
来の交互動作のメモリシエア方式、第６ｂ図は従
来の半周期ずらしの交互動作のメモリシエア方式
（偶数データ）、第６ｃ図は従来の半周期ずらしの
交互動作のメモリシエア方式（奇数データ）、第
６ｄ図は従来の半周期ずらしの交互動作のメモリ
シエア方式（奇数データ）。図において、１は入力データ、２は出力デー
タ、３はレジスタ、４，５はメモリ回路、６はセ
レクタ、７は出力レジスタ、８は書込アドレスク
ロツク発生回路、９は読出アドレスクロツク発生
回路、３０は０アドレスレジスタ、４１，５１は
データレジスタ、４２，５２，４４，５４はアド
レスレジスタ、４３はＡメモリ、５３はＢメモリ
である。

Claims

【特許請求の範囲】１２つのメモリ回路４，５を用い、書込アドレ
スクロツク発生回路８が供給する書込クロツクに
より、２つの該メモリ回路４，５はデータの書込
みを交互に行い、また読出アドレスクロツク発生
回路９が供給する読出クロツクにより、データの
読出しを交互に行い、該メモリ回路４，５から相
互に読出したデータは、該読出アドレスクロツク
発生回路９が供給する選択信号により動作するセ
レクタ６を相互に切替えて、２つの該メモリ回路
４，５に書込まれた該データを読出して取り出す
シーケンシヤルメモリ回路において、該メモリ回路４，５にデータの書込みと、デー
タの読出しを独立して行える２つの２ポートメモ
リ回路を用い、複数個からなる入力データの０番地データを該
書込アドレスクロツク発生回路８からの書込クロ
ツクで書込み、また、該読出アドレスクロツク発
生回路９の発生アドレスが“０”のとき、該セレ
クタ６からの選択信号により、読出しを行うレジ
スタ３を設け、該入力データの該０番地データは該レジスタ３
に迂回させ、該入力データの１番地データ以降の
データは、２つの該メモリ回路４，５において、
交互に書込みを行い、また、書込みとは独立して
該レジスタ３と、交互に該メモリ回路４，５に書
込まれた該データの読出しを行うことを特徴とす
るシーケンシヤルメモリ回路。