JPH03201840A - 無瞬断切替回路 - Google Patents
無瞬断切替回路Info
- Publication number
- JPH03201840A JPH03201840A JP34308389A JP34308389A JPH03201840A JP H03201840 A JPH03201840 A JP H03201840A JP 34308389 A JP34308389 A JP 34308389A JP 34308389 A JP34308389 A JP 34308389A JP H03201840 A JPH03201840 A JP H03201840A
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- JP
- Japan
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- circuit
- delay
- signal
- frame
- virtual container
- Prior art date
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- Pending
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- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は、複数のノード装置を有する伝送系において、
異なるノード装置を介して人力した信号を瞬断なく切り
替えるための無瞬断切替回路に関するものである。
異なるノード装置を介して人力した信号を瞬断なく切り
替えるための無瞬断切替回路に関するものである。
（２）従来の技術
従来の遅延制御方式を用いた無瞬断切替回路の構成例を
第２図に示す。同図において、１３は入力端子（ａ）、
１４は入力端子（ｂ）、１５は遅延器、１６は遅延器、
１７は遅延量設定回路、１８は一致検出回路、１９は切
替スイッチ、２０は切替スイッチ制御回路、２１は出力
端子であり、受信側で伝送路の遅延を調整する構成例で
ある。
第２図に示す。同図において、１３は入力端子（ａ）、
１４は入力端子（ｂ）、１５は遅延器、１６は遅延器、
１７は遅延量設定回路、１８は一致検出回路、１９は切
替スイッチ、２０は切替スイッチ制御回路、２１は出力
端子であり、受信側で伝送路の遅延を調整する構成例で
ある。
この回路の動作は次の通りである。遠方の送信器より送
出された同一の信号は、異なる伝送路を介して、従って
異なる遅延量で、入力端子１３及び１４に入力する。入
力端子１３及び１４より入力した信号は、遅延器１５及
び１６により適当な遅延を与えられた後出力される。こ
の出力は一致検出回路１８及び切替スイッチ１９に入力
される。−数構出回路１８は、入力された２つの信号の
遅延量が同一であるかを検出し、その結果を遅延量設定
回路１７及び切替スイッチ制御回路２０に出力する。遅
延量設定回路１７は一致検出回路１８の遅延検出結果が
一致でない場合、遅延器１５或いは１６のどちらか一方
の遅延量を変更し、両者の遅延が一致となるまで遅延量
の変更をくり返し、最適な遅延量を設定する。従って、
切替スイッチ１９に入力する両信号の遅延量を相等しく
することができるため、遅延を調整した後であれば、情
報信号の伝送中に切替スイッチ１９をａ測成いはｂ側の
どちらに切り替えた場合にも、出力端子（Ｃ）２１に出
力する信号は連続したものとなり、信号の遅延差による
スイッチ切替時の信号の不連続すなわち瞬断が起こらな
い利点があった。
出された同一の信号は、異なる伝送路を介して、従って
異なる遅延量で、入力端子１３及び１４に入力する。入
力端子１３及び１４より入力した信号は、遅延器１５及
び１６により適当な遅延を与えられた後出力される。こ
の出力は一致検出回路１８及び切替スイッチ１９に入力
される。−数構出回路１８は、入力された２つの信号の
遅延量が同一であるかを検出し、その結果を遅延量設定
回路１７及び切替スイッチ制御回路２０に出力する。遅
延量設定回路１７は一致検出回路１８の遅延検出結果が
一致でない場合、遅延器１５或いは１６のどちらか一方
の遅延量を変更し、両者の遅延が一致となるまで遅延量
の変更をくり返し、最適な遅延量を設定する。従って、
切替スイッチ１９に入力する両信号の遅延量を相等しく
することができるため、遅延を調整した後であれば、情
報信号の伝送中に切替スイッチ１９をａ測成いはｂ側の
どちらに切り替えた場合にも、出力端子（Ｃ）２１に出
力する信号は連続したものとなり、信号の遅延差による
スイッチ切替時の信号の不連続すなわち瞬断が起こらな
い利点があった。
しかし、複数のノード装置を有し、信号が第３図に示す
例のように各ノードを介して伝送さる場合、各ノード装
置間では決められたインタフェース例えばＣＣＩＴＴに
より規定されたＮＮＩ（ネットワーク・ノード・インタ
フェース）等が用いられる。この規定に従うとノード装
置間はバーチャルコンテナと呼ばれる部分に情報信号を
挿入し、第４図に示すような伝送フレーム２９或いは３
０内の任意の位置にバーチセルコンテナ３２或いは３７
を挿入し、ノード間の制御情報の通信（フレーム同期、
誤り検出等）に使用するオーバーヘッド３３或いは３８
と呼ばれる制御信号を付けて伝送することができる。従
って、第４図のようにノード２３から直接受信した信号
ａのフレーム２９内のバーチャルコンテナ３２の位置と
ノード２４を介して受信した信号すのフレーム３４内の
バーチャルコンテナ３７の位置が異なる場合がある。こ
のような場合、従来の無瞬断切替回路はフレーム２９と
３４の遅延を一致させた時には、バーチャルコンテナ３
２と３７の遅延が一致しないため、バーチャルコンテナ
３２と３７を無瞬断に切り替えることができなかった。
例のように各ノードを介して伝送さる場合、各ノード装
置間では決められたインタフェース例えばＣＣＩＴＴに
より規定されたＮＮＩ（ネットワーク・ノード・インタ
フェース）等が用いられる。この規定に従うとノード装
置間はバーチャルコンテナと呼ばれる部分に情報信号を
挿入し、第４図に示すような伝送フレーム２９或いは３
０内の任意の位置にバーチセルコンテナ３２或いは３７
を挿入し、ノード間の制御情報の通信（フレーム同期、
誤り検出等）に使用するオーバーヘッド３３或いは３８
と呼ばれる制御信号を付けて伝送することができる。従
って、第４図のようにノード２３から直接受信した信号
ａのフレーム２９内のバーチャルコンテナ３２の位置と
ノード２４を介して受信した信号すのフレーム３４内の
バーチャルコンテナ３７の位置が異なる場合がある。こ
のような場合、従来の無瞬断切替回路はフレーム２９と
３４の遅延を一致させた時には、バーチャルコンテナ３
２と３７の遅延が一致しないため、バーチャルコンテナ
３２と３７を無瞬断に切り替えることができなかった。
また、バーチャルコンテナ３２と３７の遅延を一致させ
るとフレーム２９と３４の遅延が一致しないため、オー
バーヘッド３３と３８の遅延が一致せず、オーバーヘッ
ド３３と３８を無瞬断に切り替えることができない欠点
があった。
るとフレーム２９と３４の遅延が一致しないため、オー
バーヘッド３３と３８の遅延が一致せず、オーバーヘッ
ド３３と３８を無瞬断に切り替えることができない欠点
があった。
（３）発明の目的
本発明の目的は、複数のノード装置を有し、信号がノー
ド装置を介して伝送される場合に情報信号の切替を無瞬
断に行うための無瞬断切替回路を提供することにある。
ド装置を介して伝送される場合に情報信号の切替を無瞬
断に行うための無瞬断切替回路を提供することにある。
（４）発明の構成
（４−１）発明の特徴と従来の技術との差異本発明は、
従来の技術の問題点を解決するために、オーバーヘッド
内にバーチャルコンテナの先頭位置を示すため挿入され
ているポインタにより、バーチャルコンテナの位置を検
出し、フレームとバーチャルコンテナの遅延を一致させ
ることにより無瞬断切替えを実現する。従来の方法とは
、ポインタ読み出し回路を用いてバーチャルコンテナの
位置を検出し、遅延調整を行う点が異なる。
従来の技術の問題点を解決するために、オーバーヘッド
内にバーチャルコンテナの先頭位置を示すため挿入され
ているポインタにより、バーチャルコンテナの位置を検
出し、フレームとバーチャルコンテナの遅延を一致させ
ることにより無瞬断切替えを実現する。従来の方法とは
、ポインタ読み出し回路を用いてバーチャルコンテナの
位置を検出し、遅延調整を行う点が異なる。
（４−２）実施例
第１図は本発明の詳細な説明する図であって、１は入力
端子（ａ）、２は入力端子（ロ）、３はポインタ（ＩＩ
読み出し回路、４はポインタ値読み出し回路、５はＲＡ
Ｍ、６はＲＡＭ、７は制御回路、８は一致検出回路、９
．１０はポインタ値変更回路、１１は切替スイッチ、１
２は出力端子であり、ＲＡＭ （ランダム・アクセス・
メモリー）５．６により遅延量を設定している。
端子（ａ）、２は入力端子（ロ）、３はポインタ（ＩＩ
読み出し回路、４はポインタ値読み出し回路、５はＲＡ
Ｍ、６はＲＡＭ、７は制御回路、８は一致検出回路、９
．１０はポインタ値変更回路、１１は切替スイッチ、１
２は出力端子であり、ＲＡＭ （ランダム・アクセス・
メモリー）５．６により遅延量を設定している。
この回路の動作は次の通りである。入力端子１及び２に
は、第４図に示すように異なる伝送路（ノード装置）を
介してフレーム２９と３４をもつ信号（信号ａと信号ｂ
）が人力する。この時バーチャルコンテナ３２と３７は
それぞれのフレーム２９と３４内の異なった位置に挿入
され、従って異なる遅延量を有している。以下、信号す
の遅延を信号ａに一致させた後切り替える動作について
説明する。
は、第４図に示すように異なる伝送路（ノード装置）を
介してフレーム２９と３４をもつ信号（信号ａと信号ｂ
）が人力する。この時バーチャルコンテナ３２と３７は
それぞれのフレーム２９と３４内の異なった位置に挿入
され、従って異なる遅延量を有している。以下、信号す
の遅延を信号ａに一致させた後切り替える動作について
説明する。
入力端子１より入力した信号ａは、ポインタ値読み出し
回路３及びＲＡＭ５に人力する。ポインタ値読み出し回
路３は、信号ａのオーバーヘッド３３ヨリフレーム情報
を検出し、フレーム２９内のバーチャルコンテナ３２の
先頭３０の位置を示すポインタ値３１をオーバーヘッド
内の決められた位置から読み出し、フレーム情報とポイ
ンタ値３１を制御回路７に出力する。ＲＡＭ５は制御回
路７の出力に従い信号ａの記憶及び出力を行う。この時
ＲＡＭ５への信号ａの書込みアドレスと読み出しアドレ
スとの間に差を設ければ、ＲＡＭ５から出力する信号ａ
は人力した信号ａに比べて遅延することとなる。同様に
、入力端子２から人力した信号すは、ポインタ値読み出
し回路４及びＲＡＭ６に人力する。ポインタ値読み出し
回路４は信号すのオーバーヘッド３８よりフレーム情報
を検出し、フレーム３４内のバーチャルコンテナ３７の
先頭３５の位置を示すポインタ値３６をオーバーヘッド
内の決められた位置から読み出し、フレーム情報とポイ
ンタ値３６を制御回路７に出力する。ＲＡＭ６は制御回
路７の出力に従い信号すの記憶及び出力を行う。制御回
路７は上記ポインタ値読み出し回路３と同回路４の結果
を比較し、ＲＡＭ５とＲＡＭ６から出力される信号のオ
ーバーヘッド３３と３８の位置ならびにバーチャルコン
テナの先頭位置３０と３５が一致するようにＲＡＭ６の
読み出しアドレスを制御する。
回路３及びＲＡＭ５に人力する。ポインタ値読み出し回
路３は、信号ａのオーバーヘッド３３ヨリフレーム情報
を検出し、フレーム２９内のバーチャルコンテナ３２の
先頭３０の位置を示すポインタ値３１をオーバーヘッド
内の決められた位置から読み出し、フレーム情報とポイ
ンタ値３１を制御回路７に出力する。ＲＡＭ５は制御回
路７の出力に従い信号ａの記憶及び出力を行う。この時
ＲＡＭ５への信号ａの書込みアドレスと読み出しアドレ
スとの間に差を設ければ、ＲＡＭ５から出力する信号ａ
は人力した信号ａに比べて遅延することとなる。同様に
、入力端子２から人力した信号すは、ポインタ値読み出
し回路４及びＲＡＭ６に人力する。ポインタ値読み出し
回路４は信号すのオーバーヘッド３８よりフレーム情報
を検出し、フレーム３４内のバーチャルコンテナ３７の
先頭３５の位置を示すポインタ値３６をオーバーヘッド
内の決められた位置から読み出し、フレーム情報とポイ
ンタ値３６を制御回路７に出力する。ＲＡＭ６は制御回
路７の出力に従い信号すの記憶及び出力を行う。制御回
路７は上記ポインタ値読み出し回路３と同回路４の結果
を比較し、ＲＡＭ５とＲＡＭ６から出力される信号のオ
ーバーヘッド３３と３８の位置ならびにバーチャルコン
テナの先頭位置３０と３５が一致するようにＲＡＭ６の
読み出しアドレスを制御する。
ＲＡＭ５．６の出力は一致検出回路８、ポインタ値変更
回路９．１０に人力される。−数構出回路８は入力され
た２つの信号のバーチャルコンテナ３２と３７の遅延量
が同一であるかを検出し、その結果を制御回路７に出力
する。制御回路７は一致検出回路８の遅延検出結果が一
致でない場合、信号すの遅延量が１フレーム変化するよ
うにＲＡＭ６のアドレス制御する。さらに、−数構出回
路８の結果が一致となるまで遅延量の変更をくり返し、
最適な遅延量を設定する。ポインタ値変更回路ｌＯはＲ
ＡＭ６から出力された信号す内のポインタ値３６をＲＡ
Ｍ５から出力される信号ａのポインタ値３１と同じに変
更する。ポインタ値変更回路９．１０の出力は切替スイ
ッチ１１に接続され、制御回路７は一致検出回路８の検
出結果が一致となった後、切替スイッチ１１の切替を行
う。
回路９．１０に人力される。−数構出回路８は入力され
た２つの信号のバーチャルコンテナ３２と３７の遅延量
が同一であるかを検出し、その結果を制御回路７に出力
する。制御回路７は一致検出回路８の遅延検出結果が一
致でない場合、信号すの遅延量が１フレーム変化するよ
うにＲＡＭ６のアドレス制御する。さらに、−数構出回
路８の結果が一致となるまで遅延量の変更をくり返し、
最適な遅延量を設定する。ポインタ値変更回路ｌＯはＲ
ＡＭ６から出力された信号す内のポインタ値３６をＲＡ
Ｍ５から出力される信号ａのポインタ値３１と同じに変
更する。ポインタ値変更回路９．１０の出力は切替スイ
ッチ１１に接続され、制御回路７は一致検出回路８の検
出結果が一致となった後、切替スイッチ１１の切替を行
う。
このような構成となっているので、切替スイッチ１１に
入力するフレーム２９と３４の遅延量とバーチャルコン
テナ３２と３７の遅延量はともに相等しくなり、切替ス
イッチ１１をａ側あるいはｂ側のどちらに切り替えた場
合にも、出力端子１２に出力する信号は連続したものと
なり、スイッチ切替時の信号の遅延差による不連続即ち
瞬断が起こらない利点がある。
入力するフレーム２９と３４の遅延量とバーチャルコン
テナ３２と３７の遅延量はともに相等しくなり、切替ス
イッチ１１をａ側あるいはｂ側のどちらに切り替えた場
合にも、出力端子１２に出力する信号は連続したものと
なり、スイッチ切替時の信号の遅延差による不連続即ち
瞬断が起こらない利点がある。
（５）発明の詳細
な説明したように、本発明よればポインタ値を読み出し
て、フレームとバーチャルコンテナの遅延調整により、
無瞬断切替を実現しているため、フレーム内のバーチャ
ルコンテナの位置に依存せず無瞬断切替を実現すること
ができ、異なるノード装置を介して入力した情報信号の
無瞬断切替を実現可能であるという利点がある。
て、フレームとバーチャルコンテナの遅延調整により、
無瞬断切替を実現しているため、フレーム内のバーチャ
ルコンテナの位置に依存せず無瞬断切替を実現すること
ができ、異なるノード装置を介して入力した情報信号の
無瞬断切替を実現可能であるという利点がある。
第１図は本発明の実施例の構成図、第２図は従来装置の
構成図、第３図はノード装置の接続例、第４図はノード
装置間フレーム例である。 １・・・入力端子（ａ）、２・・・入力端子（ロ）、３
・・・ポインタ値読み出し回路、４・・・ポインタ値読
み出し制御回路、５ ・ＲＡ Ｍ （ａ）、６ ・ＲＡ
Ｍ（ｂ）、７・・・制御回路、８・・・−数構出回路
、９・・・ポインタ値変更回路、１０・・・ポインタ値
変更回路、１１・・・切替スイッチ、１２・・・出力端
子、１３・・・入力端子（ａ）、１４・・・入力端子中
）、１５・・・遅延器、１６・・・遅延器、１７・・・
遅延量設定回路、１８・・・−数構出回路、１９・・・
切替スイッチ、２０・・・切替スイッチ制御回路、２Ｉ
・・・出力端子、２３・・・ノード装置、２４・・・ノ
ード装置、２５・・・ノード装置、２６・・・伝送路、
２７・・・伝送路、２８・・・伝送路、２９・・・フレ
ーム（ａ）、３０・・・バーチャルコンテナ先頭、３１
・・・ポインタ値、３２・・・バーチャルコンテナ、３
３・・・オーバーヘッド、３４・・・フレーム（ｂ）、
３５・・・バーチャルコンテナ先頭、３６・・・ポイン
タ値、３７・・・バーチャルコンテナ、３８・・・オー
バーヘッド。 第２図 第３図
構成図、第３図はノード装置の接続例、第４図はノード
装置間フレーム例である。 １・・・入力端子（ａ）、２・・・入力端子（ロ）、３
・・・ポインタ値読み出し回路、４・・・ポインタ値読
み出し制御回路、５ ・ＲＡ Ｍ （ａ）、６ ・ＲＡ
Ｍ（ｂ）、７・・・制御回路、８・・・−数構出回路
、９・・・ポインタ値変更回路、１０・・・ポインタ値
変更回路、１１・・・切替スイッチ、１２・・・出力端
子、１３・・・入力端子（ａ）、１４・・・入力端子中
）、１５・・・遅延器、１６・・・遅延器、１７・・・
遅延量設定回路、１８・・・−数構出回路、１９・・・
切替スイッチ、２０・・・切替スイッチ制御回路、２Ｉ
・・・出力端子、２３・・・ノード装置、２４・・・ノ
ード装置、２５・・・ノード装置、２６・・・伝送路、
２７・・・伝送路、２８・・・伝送路、２９・・・フレ
ーム（ａ）、３０・・・バーチャルコンテナ先頭、３１
・・・ポインタ値、３２・・・バーチャルコンテナ、３
３・・・オーバーヘッド、３４・・・フレーム（ｂ）、
３５・・・バーチャルコンテナ先頭、３６・・・ポイン
タ値、３７・・・バーチャルコンテナ、３８・・・オー
バーヘッド。 第２図 第３図
Claims (1)
- 【特許請求の範囲】 複数の入力信号をそれぞれ遅延させる遅延回路と、該遅
延回路の出力に接続され該複数の入力信号の遅延量の一
致を検出する一致検出回路と、前記遅延回路の出力に接
続され信号の一方を選択する切替スイッチを有し、前記
遅延回路の遅延量を変更し前記複数の入力信号の遅延量
を一致させることにより前記複数の入力信号間の瞬断の
ない切替を可能とする無瞬断切替回路において、 前記入力信号の伝送フレーム内の任意の位置から情報信
号の位置を読み出すために前記遅延回路の前段に接続さ
れた読み出し回路と、該読み出し回路の出力に従いフレ
ーム内の情報信号の位置が一致するように前記遅延回路
を制御する制御回路とを備え、フレームと情報信号の遅
延をともに一致させることにより情報信号を無瞬断で切
り替えることが可能なるように構成されたことを特徴と
する無瞬断切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34308389A JPH03201840A (ja) | 1989-12-28 | 1989-12-28 | 無瞬断切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34308389A JPH03201840A (ja) | 1989-12-28 | 1989-12-28 | 無瞬断切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201840A true JPH03201840A (ja) | 1991-09-03 |
Family
ID=18358813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34308389A Pending JPH03201840A (ja) | 1989-12-28 | 1989-12-28 | 無瞬断切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201840A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110544A (ja) * | 1990-06-28 | 1993-04-30 | American Teleph & Telegr Co <Att> | 信号路切り換え方法とその装置およびその装置を複数備えたシステム |
| JPH05336085A (ja) * | 1992-05-28 | 1993-12-17 | Nec Corp | 伝送路無瞬断切替方式 |
| JPH06188864A (ja) * | 1992-12-18 | 1994-07-08 | Nec Corp | 伝送路切替方式 |
| JPH06252904A (ja) * | 1993-03-01 | 1994-09-09 | Nec Corp | 無線伝送方式 |
| JPH07202857A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 無瞬断切換方法およびその装置 |
| US5644567A (en) * | 1994-08-03 | 1997-07-01 | Fujitsu Limited | Line switching method and line switching apparatus |
| US6246668B1 (en) | 1998-06-09 | 2001-06-12 | Nortel Networks Limited | Hitless manual path switching using linked pointer processors |
-
1989
- 1989-12-28 JP JP34308389A patent/JPH03201840A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110544A (ja) * | 1990-06-28 | 1993-04-30 | American Teleph & Telegr Co <Att> | 信号路切り換え方法とその装置およびその装置を複数備えたシステム |
| JPH05336085A (ja) * | 1992-05-28 | 1993-12-17 | Nec Corp | 伝送路無瞬断切替方式 |
| JPH06188864A (ja) * | 1992-12-18 | 1994-07-08 | Nec Corp | 伝送路切替方式 |
| JPH06252904A (ja) * | 1993-03-01 | 1994-09-09 | Nec Corp | 無線伝送方式 |
| JPH07202857A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 無瞬断切換方法およびその装置 |
| US5644567A (en) * | 1994-08-03 | 1997-07-01 | Fujitsu Limited | Line switching method and line switching apparatus |
| US6246668B1 (en) | 1998-06-09 | 2001-06-12 | Nortel Networks Limited | Hitless manual path switching using linked pointer processors |
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