JPS6184059A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPS6184059A JPS6184059A JP59206086A JP20608684A JPS6184059A JP S6184059 A JPS6184059 A JP S6184059A JP 59206086 A JP59206086 A JP 59206086A JP 20608684 A JP20608684 A JP 20608684A JP S6184059 A JPS6184059 A JP S6184059A
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- solid
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/196—Junction field effect transistor [JFET] image sensors; Static induction transistor [SIT] image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、非破壊、増幅読出し機能を有する静電誘導ト
ランジスタ（ＳＩＴ） より成る受光素子と、その周
辺回路とを同一チップに設けた固体撮像装置に関するも
のである。
ランジスタ（ＳＩＴ） より成る受光素子と、その周
辺回路とを同一チップに設けた固体撮像装置に関するも
のである。
（従来技術）
受光素子としてのＳＩＴ とその周辺回路とを同一チッ
プ上に形成した固体撮像装置は、本願人が特願昭５９−
８５９０４号において提案している。第２図はその構成
図を示すものであり、同一チップに受光用のＳＩＴ と
周辺回路用のＮＭＯ３Ｆ巳Ｔ とを形成したもので、１
が周辺回路用ＮＭＯ３ＦＥＴ部分を、２が受光ＳｆＴ
部分を表わし、Ｎ、Ｍ （ｌ Ｓ Ｆ Ｂ Ｔ用のＰウ
ェル３とＰ−基板４とは、埋込みＮ層５と、Ｎ−エピタ
キシャル層６とにより互いに電気的アイソレーションが
行われている。この固体撮像装置においては受光ＳＩＴ
のソース７、ドレイン８とＮＭＯ３ＦＥＴ のソース
９、ドレイン１０、受光ＳＩＴ のゲート絶縁膜１１と
ＮＭＯ３ＦＥＴのゲート絶縁膜１２、および受光Ｓ（Ｔ
のゲート電極１３とＮ Ｍ ＯＳ Ｆ Ｂ Ｔ のゲ
ート電極１４とをそれぞれ同じ工程で形成できる特長を
有している。
プ上に形成した固体撮像装置は、本願人が特願昭５９−
８５９０４号において提案している。第２図はその構成
図を示すものであり、同一チップに受光用のＳＩＴ と
周辺回路用のＮＭＯ３Ｆ巳Ｔ とを形成したもので、１
が周辺回路用ＮＭＯ３ＦＥＴ部分を、２が受光ＳｆＴ
部分を表わし、Ｎ、Ｍ （ｌ Ｓ Ｆ Ｂ Ｔ用のＰウ
ェル３とＰ−基板４とは、埋込みＮ層５と、Ｎ−エピタ
キシャル層６とにより互いに電気的アイソレーションが
行われている。この固体撮像装置においては受光ＳＩＴ
のソース７、ドレイン８とＮＭＯ３ＦＥＴ のソース
９、ドレイン１０、受光ＳＩＴ のゲート絶縁膜１１と
ＮＭＯ３ＦＥＴのゲート絶縁膜１２、および受光Ｓ（Ｔ
のゲート電極１３とＮ Ｍ ＯＳ Ｆ Ｂ Ｔ のゲ
ート電極１４とをそれぞれ同じ工程で形成できる特長を
有している。
しかし、第２図に示す固体撮像装置においては、周辺回
路をＮＭＯ５ＦＥＴのみで形成しているため、ＮＭ Ｏ
Ｓ Ｆ Ｅ Ｔ回路固有の以下に示すような不具合があ
った。
路をＮＭＯ５ＦＥＴのみで形成しているため、ＮＭ Ｏ
Ｓ Ｆ Ｅ Ｔ回路固有の以下に示すような不具合があ
った。
■ＣＭＯ５ＦＥＴに比べて消費電力が大きい。
■シフトレジスタをＮＭＯ３ＦＢＴ で作成すると、ブ
ートストラップ等の昇圧回路が必要となる。
ートストラップ等の昇圧回路が必要となる。
■ＣＭＯ５ＦＢＴを仕様した回路と比べると、アナログ
スイッチの特性が劣り、リニアリティー、ダイナミック
レンジの低下につながる。
スイッチの特性が劣り、リニアリティー、ダイナミック
レンジの低下につながる。
■ＣＭＯ３ＦＢＴ と比べると、ＮＭＯ３ＦＥＴ のみ
では回路構成が複雑になる。
では回路構成が複雑になる。
（発明の目的）
本発明の目的は、上述した不具合を解決した固体撮像装
置を提供しようとするものである。
置を提供しようとするものである。
（発明の概要）
本発明の固体撮像装置は、表面にソース、ドレインおよ
びゲートを有する横形の静電誘導トランジスタまたは表
面に絶縁ゲート構造を有する縦形の静電誘導トランジス
タより成る受光素子と、絶縁ゲート構造を有する相補形
の電界効果トランジスタより成る周辺回路とを同一チッ
プに設けたことを特徴とするものである。
びゲートを有する横形の静電誘導トランジスタまたは表
面に絶縁ゲート構造を有する縦形の静電誘導トランジス
タより成る受光素子と、絶縁ゲート構造を有する相補形
の電界効果トランジスタより成る周辺回路とを同一チッ
プに設けたことを特徴とするものである。
（実施例）
本発明を実施するにあたっては、まず■ＳＩＴのチャネ
ル部をエビタキシャル工程で形成する場合と熱拡散法に
より形成する場合とがあり、また■ＣλＩＯ３旺Ｔ形成
部の下にウェル−基板アイソレーンョン用埋込み層を形
成する場合としない場合とがある。
ル部をエビタキシャル工程で形成する場合と熱拡散法に
より形成する場合とがあり、また■ＣλＩＯ３旺Ｔ形成
部の下にウェル−基板アイソレーンョン用埋込み層を形
成する場合としない場合とがある。
以下、ＳＩＴ を表面にソース、ドレインおよびゲート
を有する横形（以下これをＬＳＩＴと呼ぶ）とする場合
の上記の４つの実施例を説明する。なお、以下の実施例
においては、ＬＳＩＴをそのソース・ドレイン電流がエ
レクトロンにより流れるＮチャネルデバイスとすると共
にゲート構造をＭ ＯＳ 型とし、また半導体基板はＳ
ｉとして説明する。
を有する横形（以下これをＬＳＩＴと呼ぶ）とする場合
の上記の４つの実施例を説明する。なお、以下の実施例
においては、ＬＳＩＴをそのソース・ドレイン電流がエ
レクトロンにより流れるＮチャネルデバイスとすると共
にゲート構造をＭ ＯＳ 型とし、また半導体基板はＳ
ｉとして説明する。
第１実施例
第１実施例は、ＬＳＩＴのチャネル部を熱拡散法により
形成し、ＣＭ ＯＳ Ｆ Ｅ Ｔ形成部の下にＮタイプ
の埋め込み層を有しないものである。以下、この固体撮
像装置の構成を第１図Ａ−Ｆに示すプロセス工程図を参
照しながら説明する。
形成し、ＣＭ ＯＳ Ｆ Ｅ Ｔ形成部の下にＮタイプ
の埋め込み層を有しないものである。以下、この固体撮
像装置の構成を第１図Ａ−Ｆに示すプロセス工程図を参
照しながら説明する。
先ず、第１図Ａにおいて、Ｐ−、Ｐ−／Ｐ−またはＰ−
／Ｐエピタキンヤル基板（Ｐ−の厚さは１０μｍ以上で
Ｐ−濃度はＩ Ｘｌ０１３ｃｍ−３以下）２１ の上に
レジスト２２を塗布し、Ｐ Ｍ ＯＳ Ｆ Ｅ Ｔ用Ｎ
ウェル窓２３をホトリソグラフィにより形成し、イオン
注入法でヒ素、リン等をｌＸｌ０１２ｃｍ−２程度注入
する。
／Ｐエピタキンヤル基板（Ｐ−の厚さは１０μｍ以上で
Ｐ−濃度はＩ Ｘｌ０１３ｃｍ−３以下）２１ の上に
レジスト２２を塗布し、Ｐ Ｍ ＯＳ Ｆ Ｅ Ｔ用Ｎ
ウェル窓２３をホトリソグラフィにより形成し、イオン
注入法でヒ素、リン等をｌＸｌ０１２ｃｍ−２程度注入
する。
次に、第１図Ｂにおいて、再び基板２１の上にレジスト
２４を塗布し、ＬＳＩＴ用Ｎチャネル用窓２５をホ）
ＩＪソグラフィにより形成し、イオン注入法でヒ素、リ
ン等のＮタイプ不純物をＩ ＸＩＯ’〜１×ＩＱＩＯｃ
ｍ−２程度注入する。なお、第１Ｎ８において、２６は
Ｎウェル形成用Ｎタイプ不純物注入層である。
２４を塗布し、ＬＳＩＴ用Ｎチャネル用窓２５をホ）
ＩＪソグラフィにより形成し、イオン注入法でヒ素、リ
ン等のＮタイプ不純物をＩ ＸＩＯ’〜１×ＩＱＩＯｃ
ｍ−２程度注入する。なお、第１Ｎ８において、２６は
Ｎウェル形成用Ｎタイプ不純物注入層である。
次に、Ｎウェルドライブインを行う。第１図ＣはこのＮ
ウェルドライブインを終了した後の図で、２７はＰ Ｍ
ＯＳ Ｆ Ｂ Ｔ用Ｎウェルを、２８はＬＳＩＴ用Ｎ
チャネル部を表わす。Ｎウェルドライブインとしては、
１２００℃の温度で１０〜２０時間熱処理を行って、ｐ
Ｍｏ ５ＦＥＴ用Ｎウエル２７を表面濃度１〜５Ｘ１
０１５ｃｍ−３接合深さ８〜１３μｍ程度に形成し、ま
たＬＳＩＴチャネル用Ｎ一層２８を表面濃度Ｉ Ｘｌ０
１３〜５ ＸＩＯ１３ａｍ−’接合深さ５〜８μｍ程
度に形成する。
ウェルドライブインを終了した後の図で、２７はＰ Ｍ
ＯＳ Ｆ Ｂ Ｔ用Ｎウェルを、２８はＬＳＩＴ用Ｎ
チャネル部を表わす。Ｎウェルドライブインとしては、
１２００℃の温度で１０〜２０時間熱処理を行って、ｐ
Ｍｏ ５ＦＥＴ用Ｎウエル２７を表面濃度１〜５Ｘ１
０１５ｃｍ−３接合深さ８〜１３μｍ程度に形成し、ま
たＬＳＩＴチャネル用Ｎ一層２８を表面濃度Ｉ Ｘｌ０
１３〜５ ＸＩＯ１３ａｍ−’接合深さ５〜８μｍ程
度に形成する。
次に、第１図りにおいて、レジスト２９を塗布し、ホト
リソグラフィによりＮＭＯ５ＦＢＴ用窓３０を形成し、
イオン注入法でボロンを１．４×１０１３ｃｍ−３程度
注入する。
リソグラフィによりＮＭＯ５ＦＢＴ用窓３０を形成し、
イオン注入法でボロンを１．４×１０１３ｃｍ−３程度
注入する。
第１図Ｅは上記の工程後、更にＰウェルドライブインを
行った後の図で、３１はＰウェルを示す。
行った後の図で、３１はＰウェルを示す。
Ｐウェルドライブインとしては、１２００℃の温度で４
〜５時間熱処理を行って、Ｐウェル３１を表面濃度１〜
２×ｌ０１６ｃｍ−３、接合深さ４〜５μｍに形成する
。
〜５時間熱処理を行って、Ｐウェル３１を表面濃度１〜
２×ｌ０１６ｃｍ−３、接合深さ４〜５μｍに形成する
。
第１図Ｆは、上記の工程後、ＬＳＩＴチャネル用Ｎ一層
２８にＮ＋拡散層より成るソース３２、ドレイン３３を
、Ｐウェル３１にＮ＋拡散層より成るソース３４、ドレ
イン３５を、ＰＭＯ３ＦＢＴ用Ｎウェル２７にＰ＋拡散
層より成るソース３６、ドレイン３７を同時に形成し、
その後ゲート絶縁膜３８．３９．４０を同時に形成して
からゲート電極４１．４２．４３を同時に形成して、Ｎ
ＭＯ３ＬＳ［Ｔ４４ ’より成る受光部と、Ｎ Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ ４５およびＰＭＯ５ＦＥＴ４６ のＣ
ＭＯ３ＦＥＴより成る周辺回路部とを構成した最終断面
図である。ここで、Ｐウェル３１とＮウェル２７との距
離ｄは４μｍ以上とし、Ｐ−基板２１とＰウェル３１と
の間の耐圧はＩＯＶ以上とする。
２８にＮ＋拡散層より成るソース３２、ドレイン３３を
、Ｐウェル３１にＮ＋拡散層より成るソース３４、ドレ
イン３５を、ＰＭＯ３ＦＢＴ用Ｎウェル２７にＰ＋拡散
層より成るソース３６、ドレイン３７を同時に形成し、
その後ゲート絶縁膜３８．３９．４０を同時に形成して
からゲート電極４１．４２．４３を同時に形成して、Ｎ
ＭＯ３ＬＳ［Ｔ４４ ’より成る受光部と、Ｎ Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ ４５およびＰＭＯ５ＦＥＴ４６ のＣ
ＭＯ３ＦＥＴより成る周辺回路部とを構成した最終断面
図である。ここで、Ｐウェル３１とＮウェル２７との距
離ｄは４μｍ以上とし、Ｐ−基板２１とＰウェル３１と
の間の耐圧はＩＯＶ以上とする。
第１実施例においては、Ｎタイプの埋込み層を形成しな
いから、マスク工程を一つ省略できる利点があると共に
、ＬＳＩＴチャネル用Ｎ一層２８の濃度をイオン注入工
程により精度よく決定出来るという効果がある。
いから、マスク工程を一つ省略できる利点があると共に
、ＬＳＩＴチャネル用Ｎ一層２８の濃度をイオン注入工
程により精度よく決定出来るという効果がある。
第２実施例
第２実施例は、１．、ＳＩＴのチャネル部をエピタキシ
ャル層により形成し、Ｃ）１１０ Ｓ Ｆ Ｅ Ｔ 形
成部の下にＮタイプの埋め込み層を有しないものである
。以下この固体（最像装置の構成を第３図Ａ−Ｆに示す
プロセス工程図を参照しながら説明する。
ャル層により形成し、Ｃ）１１０ Ｓ Ｆ Ｅ Ｔ 形
成部の下にＮタイプの埋め込み層を有しないものである
。以下この固体（最像装置の構成を第３図Ａ−Ｆに示す
プロセス工程図を参照しながら説明する。
先ず、第３図Ａにおいて、Ｐ−またはＰ基板５１上にＮ
−エピタキシャル層５２を形成する。このエピタキシャ
ル層５２は、濃度１〜５ Ｘｌ０１３ｃｍ−３とし、プ
ロセス終了後の層厚さが５〜１０μｍとなるように成長
させる。
−エピタキシャル層５２を形成する。このエピタキシャ
ル層５２は、濃度１〜５ Ｘｌ０１３ｃｍ−３とし、プ
ロセス終了後の層厚さが５〜１０μｍとなるように成長
させる。
次に、第３Ｎ８において、エピタキシャル層５２の上に
レジスト５３を塗布し、Ｐ層、ｌ０５ＦＥＴ 用Ｎウェ
ル窓５４をホトリソグラフィにより形成し、イオン注入
法でＮ型不純物（例えばリン）をＩ ＸＩＯ”ａｍ−２
程度注入する。
レジスト５３を塗布し、Ｐ層、ｌ０５ＦＥＴ 用Ｎウェ
ル窓５４をホトリソグラフィにより形成し、イオン注入
法でＮ型不純物（例えばリン）をＩ ＸＩＯ”ａｍ−２
程度注入する。
次に、Ｎウェルドライブインを行う。第３図ＣはこのＮ
ウェルトライブインを終了した後の図で：５５はＰＭＯ
５ＦＥＴ用Ｎウェルを示し、エピタキシャル層５２はＬ
ＳＩＴ用Ｎチャネク部である。なお、Ｎウェル５５は表
面濃度１〜５ Ｘ１０１５ｃｍ−３、接合深さ〜１０μ
ｍ程度とする。
ウェルトライブインを終了した後の図で：５５はＰＭＯ
５ＦＥＴ用Ｎウェルを示し、エピタキシャル層５２はＬ
ＳＩＴ用Ｎチャネク部である。なお、Ｎウェル５５は表
面濃度１〜５ Ｘ１０１５ｃｍ−３、接合深さ〜１０μ
ｍ程度とする。
次に、第３図りにおいて、エピタキシャル層５２および
Ｎウェル５５上にレジスト５６を塗布し、ホトリソグラ
フィによりＰウェル用拡散窓５７を形成する。なお、第
３図りにおいて左方の拡散窓５７は、エピタキシャル層
５２とＮウェル５５との電気的アイソレーションを行う
Ｐ層を形成するために作るものである。その後、拡散窓
５７を通してイオン注入法により〜１．４ ＸＩＯ”
ｃｍ−２程度ボロン等のＰ型不純物を注入する。
Ｎウェル５５上にレジスト５６を塗布し、ホトリソグラ
フィによりＰウェル用拡散窓５７を形成する。なお、第
３図りにおいて左方の拡散窓５７は、エピタキシャル層
５２とＮウェル５５との電気的アイソレーションを行う
Ｐ層を形成するために作るものである。その後、拡散窓
５７を通してイオン注入法により〜１．４ ＸＩＯ”
ｃｍ−２程度ボロン等のＰ型不純物を注入する。
第３図Ｅは上記の工程後、更に、Ｐウェルドライブイン
を行った後の図で、５８はＰウェルを示す。
を行った後の図で、５８はＰウェルを示す。
Ｐウェルドライブインとしては１２００℃の温度で、〜
４時間の熱処理を行って、Ｐウェル５８を表面濃度１〜
２ ＸＩＯ”ｃｍ−３、接合深さ〜４μｍに形成する。
４時間の熱処理を行って、Ｐウェル５８を表面濃度１〜
２ ＸＩＯ”ｃｍ−３、接合深さ〜４μｍに形成する。
第３図Ｆは、上記の工程後、ＬＳＩＴのチャネル部と成
るエピタキシャル層５２にＮ゛ 拡散層より成るソース
５９、ドレイン６０を、Ｎウェル５５にＮ＋拡散層より
成るソース６１、ドレイン６２を、Ｐウェル５８にＰ層
拡販層より成るソース６３、ドレイン６４を同時に形
成し、その後ゲート絶縁膜６５．６６、６７を同時に形
成してからゲート電極６８．６９．７０を同時に形成し
てＮＭＯ５ＬＳＩＴ７１より成る受光部と、Ｐ Ｍ ［
Ｉ Ｓ Ｐ Ｅ Ｔ ７２およびＮ ＋、（ＯＳ Ｆ
Ｅ Ｔ ７３ のＣλＩＯ３ＦＥＴ より成る周辺回路
部とを構成した最終断面図である。ここで、Ｐウェル５
８とＮウェル５５との距離ｄは４μｍ以上とし、Ｐ基板
５１とＰウェル５８との間の耐圧はＩＯＶ以上とする。
るエピタキシャル層５２にＮ゛ 拡散層より成るソース
５９、ドレイン６０を、Ｎウェル５５にＮ＋拡散層より
成るソース６１、ドレイン６２を、Ｐウェル５８にＰ層
拡販層より成るソース６３、ドレイン６４を同時に形
成し、その後ゲート絶縁膜６５．６６、６７を同時に形
成してからゲート電極６８．６９．７０を同時に形成し
てＮＭＯ５ＬＳＩＴ７１より成る受光部と、Ｐ Ｍ ［
Ｉ Ｓ Ｐ Ｅ Ｔ ７２およびＮ ＋、（ＯＳ Ｆ
Ｅ Ｔ ７３ のＣλＩＯ３ＦＥＴ より成る周辺回路
部とを構成した最終断面図である。ここで、Ｐウェル５
８とＮウェル５５との距離ｄは４μｍ以上とし、Ｐ基板
５１とＰウェル５８との間の耐圧はＩＯＶ以上とする。
第２実施例においては、ＬＳＩＴおよびＣ１，ｔｏ Ｓ
Ｆ Ｅ Ｔ のチ〒ネル部がエピタキシャル層程で形
成されるから、結晶性がよく、ライフタイムが高く、リ
ーク電流が少なく成るという特長がある。また、埋め込
み層を形成しないと共に、第１実施例におけるＮ−チャ
ネル用マスクも不要となるから、その分マスク工程が少
なくなる利点がある。
Ｆ Ｅ Ｔ のチ〒ネル部がエピタキシャル層程で形
成されるから、結晶性がよく、ライフタイムが高く、リ
ーク電流が少なく成るという特長がある。また、埋め込
み層を形成しないと共に、第１実施例におけるＮ−チャ
ネル用マスクも不要となるから、その分マスク工程が少
なくなる利点がある。
第３実施例
第３実施例は、ＬＳＩＴのチャネル部を熱拡散法により
成形し、ＣＭＯ３ＦＥＴ形成部の下にＮタイプの埋め込
み層を有するものである。以下、この固体撮像装置の構
成を第４図Ａ−Ｇに示すプロセス工程図を参照しながら
説すする。
成形し、ＣＭＯ３ＦＥＴ形成部の下にＮタイプの埋め込
み層を有するものである。以下、この固体撮像装置の構
成を第４図Ａ−Ｇに示すプロセス工程図を参照しながら
説すする。
先ず、第４図Ａにおいて、ＰまたはＰ−基板８１の上に
レジスト８２を塗布し、ホトリソグラフィによりアイソ
レーンヨンＮ層用窓８３を形成する。その後、イオン注
入法によりＮ型不純物（例えばリン）をｌ ｘｌＱ１２
〜Ｉ Ｘｌ０１３ｃｍ−２注入する。
レジスト８２を塗布し、ホトリソグラフィによりアイソ
レーンヨンＮ層用窓８３を形成する。その後、イオン注
入法によりＮ型不純物（例えばリン）をｌ ｘｌＱ１２
〜Ｉ Ｘｌ０１３ｃｍ−２注入する。
次に、第４図Ｂに示すようにＰ−エピタキシャル層８４
を形成する。このエピタキシャル層８４は、好ましくは
濃度を５ Ｘｌ０１２ｃｍ−３以下、厚さを１５〜２０
μｍとする。なお、第４Ｎ８において、８５はウェル−
基板アイソレーション用Ｎ層を示す。
を形成する。このエピタキシャル層８４は、好ましくは
濃度を５ Ｘｌ０１２ｃｍ−３以下、厚さを１５〜２０
μｍとする。なお、第４Ｎ８において、８５はウェル−
基板アイソレーション用Ｎ層を示す。
次に、第４図Ｃにおいて、エピタキシャル層８４上にレ
ジスト８６を塗布し、ＬＳＩＴ用Ｎチャネル用窓８７を
ホトリソグラフィにより形成して、イオン注入法でヒ素
、リン等のＮタイプ不純物をＩ×１０９〜Ｉ Ｘ１０”
ａｍ−２程度注入する。
ジスト８６を塗布し、ＬＳＩＴ用Ｎチャネル用窓８７を
ホトリソグラフィにより形成して、イオン注入法でヒ素
、リン等のＮタイプ不純物をＩ×１０９〜Ｉ Ｘ１０”
ａｍ−２程度注入する。
次に、第４図りにおいて、エピタキシャル層８４上にレ
ジスト８８を塗布し、ＰＭＯ５ＦＩＥＴ用Ｎウェル窓８
９をホトリソグラフィにより形成して、イオン注入法で
Ｎ型不純物（例えばリン）をｌＸｌ０１２ｃｍ−２程度
注入する。なお、第４図りにおいて、９０はＬＳＩＴチ
ャネルＮ一層を形成するためのＮ層を示す。
ジスト８８を塗布し、ＰＭＯ５ＦＩＥＴ用Ｎウェル窓８
９をホトリソグラフィにより形成して、イオン注入法で
Ｎ型不純物（例えばリン）をｌＸｌ０１２ｃｍ−２程度
注入する。なお、第４図りにおいて、９０はＬＳＩＴチ
ャネルＮ一層を形成するためのＮ層を示す。
次に、第４図Ｅにおいて、レジスト９１を塗布し、ホト
リソグラフィによりＮＭＯ３Ｆ［ｌ：Ｔ用窓９２を形成
して、Ｐウェル用のボロンを１．４ ＸＩＯ”ａｍ−
３程度注入する。なお、第４図已において、９３はＮウ
ェル用Ｎ層を示す。
リソグラフィによりＮＭＯ３Ｆ［ｌ：Ｔ用窓９２を形成
して、Ｐウェル用のボロンを１．４ ＸＩＯ”ａｍ−
３程度注入する。なお、第４図已において、９３はＮウ
ェル用Ｎ層を示す。
次に、ウェルドライブインを行う。第４図Ｆはこのウェ
ルドライブインを終了した後の図で、９４はＬＳＩＴチ
ャネル用Ｎ一層を、９５はＮウェルを、９６はＰウェル
を示す。このウェルドライブインは、１２００℃の温度
で１０〜１５時間行う。ここで、Ｎ一層９４の表面濃度
は１〜５ ＸＩＯ”’ａｍ−３、Ｎウェル９５の表面濃
度は１〜５ Ｘ１０１５０ｍ−’、Ｐウェル９６の表面
濃度は１・〜２×１０１５ｃｌ′ｌ１−３とし、Ｎウェ
ル９５およびＰウェル９６の深さは７〜９μｍとしての
その下部をウェル熱処理によってもち上がったアイソレ
ーション用Ｎ層８５にそれぞれ接合させる。なお、この
ときのＮ一層９４の深さは６μｍ程度となる。
ルドライブインを終了した後の図で、９４はＬＳＩＴチ
ャネル用Ｎ一層を、９５はＮウェルを、９６はＰウェル
を示す。このウェルドライブインは、１２００℃の温度
で１０〜１５時間行う。ここで、Ｎ一層９４の表面濃度
は１〜５ ＸＩＯ”’ａｍ−３、Ｎウェル９５の表面濃
度は１〜５ Ｘ１０１５０ｍ−’、Ｐウェル９６の表面
濃度は１・〜２×１０１５ｃｌ′ｌ１−３とし、Ｎウェ
ル９５およびＰウェル９６の深さは７〜９μｍとしての
その下部をウェル熱処理によってもち上がったアイソレ
ーション用Ｎ層８５にそれぞれ接合させる。なお、この
ときのＮ一層９４の深さは６μｍ程度となる。
第４図Ｇは、上記の工程後、ＬＳＩＴ用チャネル部を構
成するＮ一層９４にＮ＋拡散層より成るソース９７、ド
レイン９８を、Ｎウェル９５にＰ“拡軟層より成るソー
ス９９、ドレイン１００ を、Ｐウェル９６にＮ゛拡散
層より成るソース１０１、ドレイン１０２ を同時に形
成し、その後ゲート絶、縁膜１０３． １０４．１０５
を同時に形成してからゲート電極１０６．１０７．１
０８ を同時に形成して、ＮＭＯ３ＬＳＩＴ１０９ よ
り成る受光部と、ＰＭＯ３ＦＥＴＩ １０およびＮＭＯ
３ＦＥＴＩ １１のＣＭＯ３ＦＥＴ より成る周辺回路
部とを構成した最終断面図である。第４図Ｇから明らか
なように、本例ではＰウェル９６とＰまたはＰ−基板８
１との電気的アイソレーションを行うために、Ｎウェル
９５でＰウェル９６の周囲を取り囲んだ構成となってい
る。
成するＮ一層９４にＮ＋拡散層より成るソース９７、ド
レイン９８を、Ｎウェル９５にＰ“拡軟層より成るソー
ス９９、ドレイン１００ を、Ｐウェル９６にＮ゛拡散
層より成るソース１０１、ドレイン１０２ を同時に形
成し、その後ゲート絶、縁膜１０３． １０４．１０５
を同時に形成してからゲート電極１０６．１０７．１
０８ を同時に形成して、ＮＭＯ３ＬＳＩＴ１０９ よ
り成る受光部と、ＰＭＯ３ＦＥＴＩ １０およびＮＭＯ
３ＦＥＴＩ １１のＣＭＯ３ＦＥＴ より成る周辺回路
部とを構成した最終断面図である。第４図Ｇから明らか
なように、本例ではＰウェル９６とＰまたはＰ−基板８
１との電気的アイソレーションを行うために、Ｎウェル
９５でＰウェル９６の周囲を取り囲んだ構成となってい
る。
第３実施例においては、ＬＳＩＴおよびＣＭＯ旺ＥＴの
チャネル部分がエピタキシャル層で形成されているから
リーク電流が少ないと共に、Ｎ−チャネルがイオン注入
で行われるから濃度の制御性が良い利点がある。また、
埋め込みＮ層を有しない場合に比べて、ウェルのドライ
ブイン時間が短時間でよく、結晶性の改善、制御性向上
の効果がある。
チャネル部分がエピタキシャル層で形成されているから
リーク電流が少ないと共に、Ｎ−チャネルがイオン注入
で行われるから濃度の制御性が良い利点がある。また、
埋め込みＮ層を有しない場合に比べて、ウェルのドライ
ブイン時間が短時間でよく、結晶性の改善、制御性向上
の効果がある。
第４実施例
第４実施例は、ＬＳＩＴのチャネル部をエピタキシャル
法により形成し、ＣＭＩＩＳＦＢＴ 形成部の下にＮタ
イプの埋め込み層を有するものである。以下、この固体
撮像装置の構成を第５図Ａ−Ｆに示すプロセス工程図を
参照しながら説明する。
法により形成し、ＣＭＩＩＳＦＢＴ 形成部の下にＮタ
イプの埋め込み層を有するものである。以下、この固体
撮像装置の構成を第５図Ａ−Ｆに示すプロセス工程図を
参照しながら説明する。
先ず、第５図Ａにおいて、ＰまたはＰ−基板１２１上に
レジスト１２２ を塗布し、ホトリソグラフィによりア
イソレーションＮ履用窓１２３ を形成する。
レジスト１２２ を塗布し、ホトリソグラフィによりア
イソレーションＮ履用窓１２３ を形成する。
その後、イオン注入法により、Ｎ型不純物（例えばリン
）をｌ ＸＩＱ＋２〜ｌ ＸＩＯ”ｃｍ−２注入する。
）をｌ ＸＩＱ＋２〜ｌ ＸＩＯ”ｃｍ−２注入する。
次に、第５Ｎ８に示すようにＮ−エピタキシャルＭ１２
４ を形成する。このエピタキシャル層１２４は、濃度
が１〜５ Ｘｌ０１３ｃｍ−３、プロセス終了後の厚さ
が５〜１０μｍとなるように形成する。なお、第５図Ｂ
において、１２５ はウェル−基板アイソレーション用
Ｎ層を示す。
４ を形成する。このエピタキシャル層１２４は、濃度
が１〜５ Ｘｌ０１３ｃｍ−３、プロセス終了後の厚さ
が５〜１０μｍとなるように形成する。なお、第５図Ｂ
において、１２５ はウェル−基板アイソレーション用
Ｎ層を示す。
次に、第５図Ｃにおいて、エピタキシャル層１２４上に
レジスト１２６ を塗布し、ＰＭＯ３ＦＢＴ用Ｎウェル
用窓１２７ をホトリソグラフィにより形成してイオン
注入法で、ヒ素、リン等のＮタイプ不純物をｌＸｌ０１
２ｃｍ−２程度注入する。
レジスト１２６ を塗布し、ＰＭＯ３ＦＢＴ用Ｎウェル
用窓１２７ をホトリソグラフィにより形成してイオン
注入法で、ヒ素、リン等のＮタイプ不純物をｌＸｌ０１
２ｃｍ−２程度注入する。
次に、第５図りにおいて、エピタキシャル層１２４上に
レジスト１２８ を塗布し、ＮＭＯ３ＦＥＴ 用および
アイソレーション用のＰウェル窓１２９ をそれぞれホ
トリソグラフィにより形成してイオン注入法でＰ型不純
物（例えばボロン）を１〜２ ＸＩＯ”ｃｍ−’程度注
入する。なお、第５図りにおいて、１“５はＮウェル形
成用のＮ層を示す。
レジスト１２８ を塗布し、ＮＭＯ３ＦＥＴ 用および
アイソレーション用のＰウェル窓１２９ をそれぞれホ
トリソグラフィにより形成してイオン注入法でＰ型不純
物（例えばボロン）を１〜２ ＸＩＯ”ｃｍ−’程度注
入する。なお、第５図りにおいて、１“５はＮウェル形
成用のＮ層を示す。
次に、ウェルドライブインを行う。第５図Ｅはこのウェ
ルドライブインを終了した後の（８）で、１３１はＮウ
ェルを、１３２ はＰウェルを示す。このウェルドライ
ブインは、１２００℃の温度で１０〜１５時間行う。こ
こで、Ｎウェル１３１ の表面濃度は１〜５×ＩＱＩＳ
ｃｍ−３、Ｐウェル１３２ の表面濃度は１〜２Ｘ１０
ｃｍ −’とし、Ｃ！、ｌ０３Ｆ訂用のＮつｘル１３１
およびＰウェル１３２ の深さは７〜９μｍ として
その下部をウェル熱処理によってもち上がったアイソレ
ーション用Ｎ層１２５ にそれぞれ接合させる。
ルドライブインを終了した後の（８）で、１３１はＮウ
ェルを、１３２ はＰウェルを示す。このウェルドライ
ブインは、１２００℃の温度で１０〜１５時間行う。こ
こで、Ｎウェル１３１ の表面濃度は１〜５×ＩＱＩＳ
ｃｍ−３、Ｐウェル１３２ の表面濃度は１〜２Ｘ１０
ｃｍ −’とし、Ｃ！、ｌ０３Ｆ訂用のＮつｘル１３１
およびＰウェル１３２ の深さは７〜９μｍ として
その下部をウェル熱処理によってもち上がったアイソレ
ーション用Ｎ層１２５ にそれぞれ接合させる。
第５図Ｆは、上記の工程後、ＬＳＩＴ用 チャネル部１
２４ に・Ｎ″拡散層より成るソース１３３、ドレイ
ン１３４ を、Ｎウェル１３１ にＰ゛拡散層より成
るソース１３５、ドレイン１３６ を、ＮＭＯ３ＦＥＴ
用Ｐウェル１３２ にＮ”拡散層より成るソース１３
７、ドレイン１３８ を同時に形成し、その後ゲート絶
縁膜１３９゜１４０、１４１を同時に形成してからゲー
ト電極１４２゜１４３、１４４を同時に形成して、Ｎン
）（Ｏ３ＬＳＩＴ１４５ より成る受光部と、ＰＭＯ３
旺Ｔ１４６およびＮＭＯ３ＦＥＴ１４７のＣＭＯ３参Ｔ
より成る周辺回路部とを構成した最終断面図である。第
５図Ｆから明らかなように、本例ではＮウェル１３１
とＮ−エピタキシャル層１２４ との電気的アイソレ
ーションを行うために、これら間にＰウェル拡散層を入
れている。
２４ に・Ｎ″拡散層より成るソース１３３、ドレイ
ン１３４ を、Ｎウェル１３１ にＰ゛拡散層より成
るソース１３５、ドレイン１３６ を、ＮＭＯ３ＦＥＴ
用Ｐウェル１３２ にＮ”拡散層より成るソース１３
７、ドレイン１３８ を同時に形成し、その後ゲート絶
縁膜１３９゜１４０、１４１を同時に形成してからゲー
ト電極１４２゜１４３、１４４を同時に形成して、Ｎン
）（Ｏ３ＬＳＩＴ１４５ より成る受光部と、ＰＭＯ３
旺Ｔ１４６およびＮＭＯ３ＦＥＴ１４７のＣＭＯ３参Ｔ
より成る周辺回路部とを構成した最終断面図である。第
５図Ｆから明らかなように、本例ではＮウェル１３１
とＮ−エピタキシャル層１２４ との電気的アイソレ
ーションを行うために、これら間にＰウェル拡散層を入
れている。
第４実施例においては、ＬＳＩＴおよびＣＭＯ５ＦＥＴ
のチャネル部分がエピタキシャル層で形成されている
から、リーク電流を少なくてきる。また、埋め込みＮ層
を有しない場合に比べて、ウェルのドライブイン時間が
短時間でよく、結晶性の改善、制御性向上の効果がある
。
のチャネル部分がエピタキシャル層で形成されている
から、リーク電流を少なくてきる。また、埋め込みＮ層
を有しない場合に比べて、ウェルのドライブイン時間が
短時間でよく、結晶性の改善、制御性向上の効果がある
。
なお、本発明は上述した実施例にのみ限定されるもので
はなく幾多の変形または変更が可能である。例えばＳＩ
Ｔ はＭＯ乳ＳＩＴ に限らず、ジャンクションしＳＩ
Ｔとすることもできるし、表面Ｍ ＯＳ ゲート縦型Ｓ
ＩＴ とすることもできる。また、５ＩＴｉｔＮチヤネ
ルデバイスに限らず、不純物のタイプおよび電圧を変え
ることによりＰチャネル部分くイスとすることでもでき
る。更に、上述した例では半導体としてＳｉを用いたが
ＧａＡｓ等の他の半導体を用いることもできる。
はなく幾多の変形または変更が可能である。例えばＳＩ
Ｔ はＭＯ乳ＳＩＴ に限らず、ジャンクションしＳＩ
Ｔとすることもできるし、表面Ｍ ＯＳ ゲート縦型Ｓ
ＩＴ とすることもできる。また、５ＩＴｉｔＮチヤネ
ルデバイスに限らず、不純物のタイプおよび電圧を変え
ることによりＰチャネル部分くイスとすることでもでき
る。更に、上述した例では半導体としてＳｉを用いたが
ＧａＡｓ等の他の半導体を用いることもできる。
（発明の効果）
以上述べたように、本発明においては受光素子としての
ＳＩＴ とその周辺回路を構成するＣＭＯ５ＦＥＴとを
同一チップに設けたから、次のような効果がある。
ＳＩＴ とその周辺回路を構成するＣＭＯ５ＦＥＴとを
同一チップに設けたから、次のような効果がある。
■ 周辺回路をＮ Ｍ ＯＳ Ｆ Ｂ Ｔで構成する場
合に比べて消費電力が小さい。
合に比べて消費電力が小さい。
■ シフトレンスタをブートストラップ等の昇圧回路を
用いることなく、クロックドＣ！、ｌＯ３回路でＮ ！
、（ＯＳ ＦＥＴと同程度の面積で形成できる。
用いることなく、クロックドＣ！、ｌＯ３回路でＮ ！
、（ＯＳ ＦＥＴと同程度の面積で形成できる。
■ＣＭ Ｄ Ｓ Ｆ Ｅ Ｔを用いることにより、アナ
ログスイッチの特性が良くなり、したがってリニアリテ
ィ、ダイナミックレンジが向上する。
ログスイッチの特性が良くなり、したがってリニアリテ
ィ、ダイナミックレンジが向上する。
■Ｃ〜ＩＯ３ＦＥＴを設けることにより、容易に各種の
処理、演算回路を構成できる。したがって、ワンチップ
で多様な受光処理、演算を行うことができるから、イン
テリジェントＩｃ化に有利である。
処理、演算回路を構成できる。したがって、ワンチップ
で多様な受光処理、演算を行うことができるから、イン
テリジェントＩｃ化に有利である。
第１図Ａ−Ｆは本発明の第１実施例を説明するための工
程図、 第２図は本願人が既に提案した固体撮像装置のチップ断
面図、 第３図Ａ−Ｆは本発明の第２実施例を説明するための工
程図、 第４図Ａ−Ｇは同じく第３実施例を説明するための工程
図、 第５図Ａ−Ｆは同じく第４実施例を説明するための工程
図である。 ２１、５１．８１．１２１・・・基板 ２７、５５．９５． １３１ ・・・Ｎウェル３Ｌ ５
８．９６． １３２・・・Ｐウェル２８、９４・・・Ｎ
一層 ５２、 １２４・・・エピタキシャル層３２、３４．３
６．５９．６１６３．９７．９９． １０１． １３３
゜１３５、 １３７・・・ソース ３３、３５．３７．６０．６２．６４．９８． ｔｏ
ｏ、 １０２． １３４゜１３６、 １３８ ・・
・ドレイン ３８、’ ３９．４０．６５．’ ６６、６７、 １０
３． １０４． １０５． １３９゜１４０、１４１・
・・ゲート絶縁膜 ４１、 ４２． ４３． ６８． ６９． ７０． １
０６． １０７． １０８． １４２゜１４３、１４４
・・・ゲート電極 ４４、 ７１． ．１０９． １４５・・・ＮＭＯ３
ＬＳＩＴ４５、７３． １１１． １４７・・・ＮＭＯ
３ＦＥＴ４６、７２． １１０． １４６・・・Ｐ Ｍ
ＯＳ Ｆ Ｅ Ｔ第１図 ４４ ４．５ ’６第２
図 １ど
程図、 第２図は本願人が既に提案した固体撮像装置のチップ断
面図、 第３図Ａ−Ｆは本発明の第２実施例を説明するための工
程図、 第４図Ａ−Ｇは同じく第３実施例を説明するための工程
図、 第５図Ａ−Ｆは同じく第４実施例を説明するための工程
図である。 ２１、５１．８１．１２１・・・基板 ２７、５５．９５． １３１ ・・・Ｎウェル３Ｌ ５
８．９６． １３２・・・Ｐウェル２８、９４・・・Ｎ
一層 ５２、 １２４・・・エピタキシャル層３２、３４．３
６．５９．６１６３．９７．９９． １０１． １３３
゜１３５、 １３７・・・ソース ３３、３５．３７．６０．６２．６４．９８． ｔｏ
ｏ、 １０２． １３４゜１３６、 １３８ ・・
・ドレイン ３８、’ ３９．４０．６５．’ ６６、６７、 １０
３． １０４． １０５． １３９゜１４０、１４１・
・・ゲート絶縁膜 ４１、 ４２． ４３． ６８． ６９． ７０． １
０６． １０７． １０８． １４２゜１４３、１４４
・・・ゲート電極 ４４、 ７１． ．１０９． １４５・・・ＮＭＯ３
ＬＳＩＴ４５、７３． １１１． １４７・・・ＮＭＯ
３ＦＥＴ４６、７２． １１０． １４６・・・Ｐ Ｍ
ＯＳ Ｆ Ｅ Ｔ第１図 ４４ ４．５ ’６第２
図 １ど
Claims (1)
- １．表面にソース、ドレインおよびゲートを有する横形
の静電誘導トランジスタまたは表面に絶縁ゲート構造を
有する縦形の静電誘導トランジスタより成る受光素子と
、絶縁ゲート構造を有する相補形の電界効果トランジス
タより成る周辺回路とを同一チップに設けたことを特徴
とする固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206086A JPH061826B2 (ja) | 1984-10-01 | 1984-10-01 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206086A JPH061826B2 (ja) | 1984-10-01 | 1984-10-01 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184059A true JPS6184059A (ja) | 1986-04-28 |
| JPH061826B2 JPH061826B2 (ja) | 1994-01-05 |
Family
ID=16517582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206086A Expired - Lifetime JPH061826B2 (ja) | 1984-10-01 | 1984-10-01 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061826B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256470A (ja) * | 1986-04-29 | 1987-11-09 | Olympus Optical Co Ltd | 半導体撮像装置 |
| US4929994A (en) * | 1987-04-28 | 1990-05-29 | Olympus Optical Co., Ltd. | Solid-state imaging device with multiple dielectric layers |
| JPH03203266A (ja) * | 1989-12-28 | 1991-09-04 | Hamamatsu Photonics Kk | 半導体装置 |
| EP0564191A3 (en) * | 1992-03-31 | 1994-11-02 | Sgs Thomson Microelectronics | Structure and method for fabricating integrated circuits |
| JP2005303154A (ja) * | 2004-04-15 | 2005-10-27 | Sony Corp | 固体撮像装置 |
| JP2007134581A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | 固体撮像装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530855A (en) * | 1978-08-25 | 1980-03-04 | Semiconductor Res Found | Semiconductor optical device |
-
1984
- 1984-10-01 JP JP59206086A patent/JPH061826B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530855A (en) * | 1978-08-25 | 1980-03-04 | Semiconductor Res Found | Semiconductor optical device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256470A (ja) * | 1986-04-29 | 1987-11-09 | Olympus Optical Co Ltd | 半導体撮像装置 |
| US4929994A (en) * | 1987-04-28 | 1990-05-29 | Olympus Optical Co., Ltd. | Solid-state imaging device with multiple dielectric layers |
| JPH03203266A (ja) * | 1989-12-28 | 1991-09-04 | Hamamatsu Photonics Kk | 半導体装置 |
| EP0564191A3 (en) * | 1992-03-31 | 1994-11-02 | Sgs Thomson Microelectronics | Structure and method for fabricating integrated circuits |
| JP2005303154A (ja) * | 2004-04-15 | 2005-10-27 | Sony Corp | 固体撮像装置 |
| JP2007134581A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | 固体撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH061826B2 (ja) | 1994-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |