JPH03203365A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03203365A JPH03203365A JP34282089A JP34282089A JPH03203365A JP H03203365 A JPH03203365 A JP H03203365A JP 34282089 A JP34282089 A JP 34282089A JP 34282089 A JP34282089 A JP 34282089A JP H03203365 A JPH03203365 A JP H03203365A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- circuit
- pads
- integrated circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004904 shortening Methods 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にパッド数、入出力
パッド位置、電源パッド位置およびチップサイズをそれ
ぞれ等しくして回路動作が異なる複数の半導体集積回路
を同一ウェハー上に作成した半導体集積回路に関する。
パッド位置、電源パッド位置およびチップサイズをそれ
ぞれ等しくして回路動作が異なる複数の半導体集積回路
を同一ウェハー上に作成した半導体集積回路に関する。
従来、この種の半導体集積回路は第３図に示す様に同一
ウェハー３３上に作成された回路動作が異なる半導体集
積回路３１．３２を識別するために、回路動作が異なる
半導体集積回路３１．３２の各チップ内に半導体集積回
路３１．３２の品種番号あるいは英数字等から成る識別
記号３４が設けられていた。
ウェハー３３上に作成された回路動作が異なる半導体集
積回路３１．３２を識別するために、回路動作が異なる
半導体集積回路３１．３２の各チップ内に半導体集積回
路３１．３２の品種番号あるいは英数字等から成る識別
記号３４が設けられていた。
上述した従来の半導体集積回路は各チップ内に設けられ
た半導体回路の品種番号あるいは英数字等から成る識別
記号により回路動作が異なる半導体集積回路の識別を行
なっているので、ウェノ・−段階でＬＳＩテスタを使用
して同一ウェハー上に作成された回路動作が異なる複数
の半導体集積回路を電気的に試験する場合は、回路動作
が異なる各半導体集積回路のテストプログラムを個々に
準備しかつ、チップ内の識別記号を用いてあらかじめ試
験する１種類の半導体集積回路だけを測定する様にＬＳ
Ｉテスタを設定しなければならないという欠点がある。
た半導体回路の品種番号あるいは英数字等から成る識別
記号により回路動作が異なる半導体集積回路の識別を行
なっているので、ウェノ・−段階でＬＳＩテスタを使用
して同一ウェハー上に作成された回路動作が異なる複数
の半導体集積回路を電気的に試験する場合は、回路動作
が異なる各半導体集積回路のテストプログラムを個々に
準備しかつ、チップ内の識別記号を用いてあらかじめ試
験する１種類の半導体集積回路だけを測定する様にＬＳ
Ｉテスタを設定しなければならないという欠点がある。
本発明の半導体集積回路は、回路動作が異なる複数の半
導体集積回路をパッド数、入出力パッド位置、電源パッ
ド位置およびチップサイズを等しくして同一ウェハー上
に作成した半導体集積回路において、回路動作が異なる
半導体集積回路の各チップ内に回路動作の異なる半導体
集積回路個々に定められた任意の抵抗値を持つ抵抗素子
と、回路動作が異なる半導体集積回路の各チップ内に上
記抵抗素子によって互いに接続されているパッドを有し
かつ、抵抗素子によって接続されている上記パッドが同
一ウェハー上に作成された半導体集積回路を構成する全
チップ内の同一箇所に設けられている。
導体集積回路をパッド数、入出力パッド位置、電源パッ
ド位置およびチップサイズを等しくして同一ウェハー上
に作成した半導体集積回路において、回路動作が異なる
半導体集積回路の各チップ内に回路動作の異なる半導体
集積回路個々に定められた任意の抵抗値を持つ抵抗素子
と、回路動作が異なる半導体集積回路の各チップ内に上
記抵抗素子によって互いに接続されているパッドを有し
かつ、抵抗素子によって接続されている上記パッドが同
一ウェハー上に作成された半導体集積回路を構成する全
チップ内の同一箇所に設けられている。
かくして、回路動作が異なる半導体集積回路個々に定め
たれた任意の抵抗値を持つ抵抗素子により互いに接続さ
れたパッドを同一ウェノ１−上の全チップ内の等しい位
置に設け、上記パッド間の抵抗値を測定することにより
回路動作が異なる半導体集積回路の識別を行なうことが
できる。
たれた任意の抵抗値を持つ抵抗素子により互いに接続さ
れたパッドを同一ウェノ１−上の全チップ内の等しい位
置に設け、上記パッド間の抵抗値を測定することにより
回路動作が異なる半導体集積回路の識別を行なうことが
できる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例である。１１．１２は回路動
作が異なる半導体集積回路をパッド数。
作が異なる半導体集積回路をパッド数。
入出力パッド位置、電源パッド位置およびチップサイズ
が等しいチップで同一ウェハー１３上に構成した半導体
集積回路、１４．１５は任意の抵抗値Ｒを有する抵抗素
子１８で互いに接続された半導体集積回路１１内に設け
られたパッド１６．１７は抵抗素子１８が２個直列とな
った抵抗値２Ｒを有する抵抗素子１９で互いに接続され
た半導体集積回路１２内に設けられ、かつ、パッド１４
．１５と同一の位置に設けられたパッドである。
が等しいチップで同一ウェハー１３上に構成した半導体
集積回路、１４．１５は任意の抵抗値Ｒを有する抵抗素
子１８で互いに接続された半導体集積回路１１内に設け
られたパッド１６．１７は抵抗素子１８が２個直列とな
った抵抗値２Ｒを有する抵抗素子１９で互いに接続され
た半導体集積回路１２内に設けられ、かつ、パッド１４
．１５と同一の位置に設けられたパッドである。
次に、ウェハー段階でＬＳＩテスタを使用して半導体集
積回路１１．１２を電気的に試験する場合について説明
する。
積回路１１．１２を電気的に試験する場合について説明
する。
本試験に使用するテストプログラムは、半導体集積回路
１１．１２の試験前にパッド１４．１５あるいはパッド
１６．１７間の抵抗値を測定し、測定した抵抗値により
半導体集積回路１１または１２の電気的試験を行なうテ
ストプログラムである。
１１．１２の試験前にパッド１４．１５あるいはパッド
１６．１７間の抵抗値を測定し、測定した抵抗値により
半導体集積回路１１または１２の電気的試験を行なうテ
ストプログラムである。
ＬＳＩテスタの設定は半導体集積回路１１，１２を任意
に選択し測定する様に設定する。
に選択し測定する様に設定する。
上述した試験設定のもとて電気的試験を実行すると、テ
スタは任意に半導体集積回路１１．１２のどちらか一方
を選択する。
スタは任意に半導体集積回路１１．１２のどちらか一方
を選択する。
半導体集積回路１１を選択した時はパッド１４．１５間
の抵抗素子１８を測定することにより半導体集積回路１
１であることを識別し、自動的に半導体集積回路１１の
電気的試験を開始する。
の抵抗素子１８を測定することにより半導体集積回路１
１であることを識別し、自動的に半導体集積回路１１の
電気的試験を開始する。
また、半導体集積回路１２を選択した時はパッド１６．
１７間の抵抗素子１９を測定することにより半導体集積
回路Ｉ２であることを識別し自動的に半導体集積回路１
２の電気的試験を開始する。
１７間の抵抗素子１９を測定することにより半導体集積
回路Ｉ２であることを識別し自動的に半導体集積回路１
２の電気的試験を開始する。
第２図は本発明の他の実施例である。
２１．２２は回路動作が異なる半導体集積回路をＰＡＤ
数、入出力となるパッド位置、電源となるパッド位置お
よびチップサイズが等しいチップで同一ウェハー２３上
に構成した半導体集積回路、２４．２５は任意のＯＮ抵
抗値Ｒを有するＮｃｈＭＯ８）ランジスタ２８で互いに
接続された半導体集積回路２７内に設けられたパッド、
２６．２７はＮｃｈＭＯ８）ランジスタ２８が２個直列
となったＯＮ抵抗値２Ｒを有するＮｃｈＭＯ８Ｉ・ラン
ジスタ２９で互いに接続された半導体集積回路２２内に
設けられかつ、ＰＡＤ２４，２５と同一の位置に設けら
れたパッドである。
数、入出力となるパッド位置、電源となるパッド位置お
よびチップサイズが等しいチップで同一ウェハー２３上
に構成した半導体集積回路、２４．２５は任意のＯＮ抵
抗値Ｒを有するＮｃｈＭＯ８）ランジスタ２８で互いに
接続された半導体集積回路２７内に設けられたパッド、
２６．２７はＮｃｈＭＯ８）ランジスタ２８が２個直列
となったＯＮ抵抗値２Ｒを有するＮｃｈＭＯ８Ｉ・ラン
ジスタ２９で互いに接続された半導体集積回路２２内に
設けられかつ、ＰＡＤ２４，２５と同一の位置に設けら
れたパッドである。
次にウェハー段階でＬＳＩテスタを使用して同一ウェハ
ー２３上の半導体集積回路２１．２２を電気的に試験す
る場合について説明する。本試験に使用するテストフロ
グラムは半導体集積回路２１．２２の試験前にパッド２
４．２５あるいはパッド２６．２７間の抵抗値を測定し
測定した抵抗値により半導体集積回路２１．または２２
の電気的試験を行なうテストプログラムである。
ー２３上の半導体集積回路２１．２２を電気的に試験す
る場合について説明する。本試験に使用するテストフロ
グラムは半導体集積回路２１．２２の試験前にパッド２
４．２５あるいはパッド２６．２７間の抵抗値を測定し
測定した抵抗値により半導体集積回路２１．または２２
の電気的試験を行なうテストプログラムである。
ＬＳＩテスタの設定は半導体集積回路２１．２２を測定
するように設定する。
するように設定する。
上述した試験設定のもとで電気的試験を実行すると、Ｌ
ＳＩテスタは任意に半導体集積回路２１あるいは２２を
選択する。半導体集積回路２１を選択した時はパッド２
４．２５間の抵抗素子２８のＯＮ抵抗値を測定し、半導
体集積回路２１であることを識別し自動的に半導体集積
回路２１の電気的試験を開始する。また半導体集積回路
２２を選択した時はパッド２６．２７間の抵抗素子２９
のＯＮ抵抗値を測定し半導体集積回路２２であることを
識別し自動的に半導体集積回路２２の電気的試験を開始
する。
ＳＩテスタは任意に半導体集積回路２１あるいは２２を
選択する。半導体集積回路２１を選択した時はパッド２
４．２５間の抵抗素子２８のＯＮ抵抗値を測定し、半導
体集積回路２１であることを識別し自動的に半導体集積
回路２１の電気的試験を開始する。また半導体集積回路
２２を選択した時はパッド２６．２７間の抵抗素子２９
のＯＮ抵抗値を測定し半導体集積回路２２であることを
識別し自動的に半導体集積回路２２の電気的試験を開始
する。
以上説明したように本発明は、回路動作が異なる複数の
半導体集積回路をパッド数、入出力パッド位置、電源パ
ッド位置およびチップサイズをそれぞれ等しくして、同
一ウェハー上に作成した半導体集積回路において、回路
動作が異なる半導体集積回路の各チップ内に回路動作が
異なる半導体集積回路の種類によって定められた任意の
抵抗値を持つ抵抗素子によって互いに接続されたパッド
を有しかつ、抵抗素子によって互いに接続されたパッド
を同一ウェハー上の全チップの等しい位置に設けること
により、つよバー段階でＬＳＩテスタを使用した半導体
集積回路の電気的試験において、同一ウェハー上の回路
動作が異なる半導体集積回路を自動的に試験することが
可能となり試験時間が短縮できる効果がある。
半導体集積回路をパッド数、入出力パッド位置、電源パ
ッド位置およびチップサイズをそれぞれ等しくして、同
一ウェハー上に作成した半導体集積回路において、回路
動作が異なる半導体集積回路の各チップ内に回路動作が
異なる半導体集積回路の種類によって定められた任意の
抵抗値を持つ抵抗素子によって互いに接続されたパッド
を有しかつ、抵抗素子によって互いに接続されたパッド
を同一ウェハー上の全チップの等しい位置に設けること
により、つよバー段階でＬＳＩテスタを使用した半導体
集積回路の電気的試験において、同一ウェハー上の回路
動作が異なる半導体集積回路を自動的に試験することが
可能となり試験時間が短縮できる効果がある。
第１図は本発明の第１の実施例、第２図は本発明の第２
の実施例、第３図は従来例である。 １１．１２，２１．２２，３１．３２・・・・・・回路
動作が異なる半導体集積回路、１３，２３．３３・・・
・・・ウェハー １４．１５，１６，１７，２４２５．
２６，２７．３５・・・・・・パッド、１８．１９・・
・・・・抵抗素子、２８．２９・・・・・・Ｎ ｃ ｂ
Ｍｏ Ｓ ）ランジスタ、３４・・・・・・識別記号、
ＩＡ・・・・・・半導体集積回路１１の拡大図、ＩＢ・
・・・・・半導体集積回路１２の拡大図、２Ａ・・・・
・・半導体集積回路２１の拡大図、２Ｂ・・・・・・半
導体集積回路２２の拡大図。
の実施例、第３図は従来例である。 １１．１２，２１．２２，３１．３２・・・・・・回路
動作が異なる半導体集積回路、１３，２３．３３・・・
・・・ウェハー １４．１５，１６，１７，２４２５．
２６，２７．３５・・・・・・パッド、１８．１９・・
・・・・抵抗素子、２８．２９・・・・・・Ｎ ｃ ｂ
Ｍｏ Ｓ ）ランジスタ、３４・・・・・・識別記号、
ＩＡ・・・・・・半導体集積回路１１の拡大図、ＩＢ・
・・・・・半導体集積回路１２の拡大図、２Ａ・・・・
・・半導体集積回路２１の拡大図、２Ｂ・・・・・・半
導体集積回路２２の拡大図。
Claims (1)
- 回路動作が異なる複数の半導体集積回路をパッド数、入
出力パッド位置、電源パッド位置およびチップサイズを
それぞれ等しくして同一ウェハー上に作成した半導体集
積回路において、回路動作が異なる半導体集積回路の各
チップ内に回路動作が異なる半導体集積回路個々に定め
られた任意の抵抗値を持つ抵抗素子によって互いに接続
されたパッドを含み、かつ上記抵抗素子によって互いに
接続されたパッドが同一ウェハー上に作成された半導体
集積回路を構成する全チップ内の同じ位置に設けられた
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34282089A JPH03203365A (ja) | 1989-12-29 | 1989-12-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34282089A JPH03203365A (ja) | 1989-12-29 | 1989-12-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203365A true JPH03203365A (ja) | 1991-09-05 |
Family
ID=18356743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34282089A Pending JPH03203365A (ja) | 1989-12-29 | 1989-12-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006294930A (ja) * | 2005-04-12 | 2006-10-26 | Denso Corp | 半導体集積回路装置およびその実装方法 |
-
1989
- 1989-12-29 JP JP34282089A patent/JPH03203365A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006294930A (ja) * | 2005-04-12 | 2006-10-26 | Denso Corp | 半導体集積回路装置およびその実装方法 |
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