JPH0955496A - 高耐圧ｍｏｓトランジスタ及びその製造方法 - Google Patents
高耐圧ｍｏｓトランジスタ及びその製造方法Info
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- JPH0955496A JPH0955496A JP7209402A JP20940295A JPH0955496A JP H0955496 A JPH0955496 A JP H0955496A JP 7209402 A JP7209402 A JP 7209402A JP 20940295 A JP20940295 A JP 20940295A JP H0955496 A JPH0955496 A JP H0955496A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタの静電破壊耐量の向上を
図る。 【解決手段】 高耐圧ＭＯＳトランジスタにおいて、第
１導電型（Ｐ型）の半導体基板２０１上に一対の第２導
電型（Ｎ型）の第１の拡散層２０３と、この第１の拡散
層２０３内に形成されるとともに、第２導電型（Ｎ型）
であり、第１の拡散層２０１より高濃度の第２の拡散層
２１０と、対向する前記第１の拡散層２０３に挟まれた
ゲート酸化膜２０８とゲート電極２０９から成るゲート
領域とを具備し、対向する前記第１の拡散層２０３の拡
散層間隔が、深い領域に表面での間隔より狭い間隔を設
ける。
図る。 【解決手段】 高耐圧ＭＯＳトランジスタにおいて、第
１導電型（Ｐ型）の半導体基板２０１上に一対の第２導
電型（Ｎ型）の第１の拡散層２０３と、この第１の拡散
層２０３内に形成されるとともに、第２導電型（Ｎ型）
であり、第１の拡散層２０１より高濃度の第２の拡散層
２１０と、対向する前記第１の拡散層２０３に挟まれた
ゲート酸化膜２０８とゲート電極２０９から成るゲート
領域とを具備し、対向する前記第１の拡散層２０３の拡
散層間隔が、深い領域に表面での間隔より狭い間隔を設
ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子、特
に、高耐圧ＭＯＳトランジスタ（ＭＯＳＴｒ）の構造及
びその製造方法に関するものである。
に、高耐圧ＭＯＳトランジスタ（ＭＯＳＴｒ）の構造及
びその製造方法に関するものである。
【０００２】
【従来の技術】従来、この種の半導体素子には、例え
ば、特開昭６１−１７１１６５号公報に開示されるもの
があった。図５はかかる従来のオフセットゲートＭＯＳ
Ｔｒの製造工程断面図である。 （１）まず、図５（ａ）に示すように、Ｐ型シリコン基
板１０１を熱酸化し、酸化膜１０２を５００Å程度形成
し、次に、窒化膜等の耐酸化性膜１０００Åを形成し、
公知のホトリソエッチング技術によりパターン１０３を
形成する。
ば、特開昭６１−１７１１６５号公報に開示されるもの
があった。図５はかかる従来のオフセットゲートＭＯＳ
Ｔｒの製造工程断面図である。 （１）まず、図５（ａ）に示すように、Ｐ型シリコン基
板１０１を熱酸化し、酸化膜１０２を５００Å程度形成
し、次に、窒化膜等の耐酸化性膜１０００Åを形成し、
公知のホトリソエッチング技術によりパターン１０３を
形成する。
【０００３】（２）次に、図５（ｂ）に示すように、パ
ターン１０３の外側に距離１０４を離間させて、公知の
ホトリソ技術でホトレジストパターン１０５を形成す
る。次に、このパターン１０３及び１０５をマスクとし
て、公知のイオン打ち込み技術により、ボロンを１Ｅ１
３／ｃｍ2 の条件で導入し、オフセット層１０６を形成
する。
ターン１０３の外側に距離１０４を離間させて、公知の
ホトリソ技術でホトレジストパターン１０５を形成す
る。次に、このパターン１０３及び１０５をマスクとし
て、公知のイオン打ち込み技術により、ボロンを１Ｅ１
３／ｃｍ2 の条件で導入し、オフセット層１０６を形成
する。
【０００４】（３）次に、ホトレジストパターン１０５
を除去した後、前記パターン１０３をマスクとして、水
蒸気雰囲気下にて１０００℃で４００分程度の酸化処理
により、図５（ｃ）に示すように、前記パターン１０３
以外の領域に、厚さ１００００Å程度の酸化膜１０７を
形成する。次に、パターン１０３及び酸化膜１０２を除
去し、新たに熱酸化により１０００Å程度のゲート酸化
膜１０８をパターン１０３の領域に形成する。
を除去した後、前記パターン１０３をマスクとして、水
蒸気雰囲気下にて１０００℃で４００分程度の酸化処理
により、図５（ｃ）に示すように、前記パターン１０３
以外の領域に、厚さ１００００Å程度の酸化膜１０７を
形成する。次に、パターン１０３及び酸化膜１０２を除
去し、新たに熱酸化により１０００Å程度のゲート酸化
膜１０８をパターン１０３の領域に形成する。
【０００５】（４）次に、図５（ｄ）に示すように、多
結晶シリコン（Ｐｏｌｙ−Ｓｉ）をＣＶＤ法により堆積
させた後、公知のホトリソエッチング技術により、ＭＯ
Ｓトランジスタのゲート領域以外の多結晶シリコンをエ
ッチング除去し、ゲート電極１０９を形成する。次に、
公知のホトリソイオン打ち込み技術により、トランジス
タのＮ+ ソース・ドレイン拡散層１１０を形成する。
結晶シリコン（Ｐｏｌｙ−Ｓｉ）をＣＶＤ法により堆積
させた後、公知のホトリソエッチング技術により、ＭＯ
Ｓトランジスタのゲート領域以外の多結晶シリコンをエ
ッチング除去し、ゲート電極１０９を形成する。次に、
公知のホトリソイオン打ち込み技術により、トランジス
タのＮ+ ソース・ドレイン拡散層１１０を形成する。
【０００６】（５）次に、図５（ｅ）に示すように、絶
縁膜（ＰＳＧ／ＢＰＳＧ等）１１１を形成し、コンタク
トホール１１２を開孔する。次に、Ａｌ合金層等の配線
金属１１３を形成し、窒化膜等のパッシベーション膜１
１４を形成する。以上の工程を経ることにより、オフセ
ットゲートＭＯＳＴｒが形成される。
縁膜（ＰＳＧ／ＢＰＳＧ等）１１１を形成し、コンタク
トホール１１２を開孔する。次に、Ａｌ合金層等の配線
金属１１３を形成し、窒化膜等のパッシベーション膜１
１４を形成する。以上の工程を経ることにより、オフセ
ットゲートＭＯＳＴｒが形成される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た従来のオフセットゲートＭＯＳＴｒでは、図６に示す
ように、ソース（エミッタ）−基板（ベース）−ドレイ
ン（コレクタ）で構成される寄生バイポーラが基板表面
にあるため、静電気等が印加された際、サージ電流が基
板表面の狭い接合部分しか流れないため、サージ電流に
よる発熱が基板に拡散されず、静電破壊耐量が低いとい
う欠点があった。
た従来のオフセットゲートＭＯＳＴｒでは、図６に示す
ように、ソース（エミッタ）−基板（ベース）−ドレイ
ン（コレクタ）で構成される寄生バイポーラが基板表面
にあるため、静電気等が印加された際、サージ電流が基
板表面の狭い接合部分しか流れないため、サージ電流に
よる発熱が基板に拡散されず、静電破壊耐量が低いとい
う欠点があった。
【０００８】また、一般的な５Ｖ系のＭＯＳトランジス
タは、ゲート幅方向にサージ印加時のアバランシェ電流
が分散して流れるため、静電破壊耐量にゲート幅依存が
あるが、上記した従来のオフセットゲートＭＯＳＴｒで
は、図７に示すように、同様のアバランシェ電流が、ド
レイン拡散層１１０のコーナー部に集中するため、ゲー
ト幅を広げても静電破壊耐量は改善されないという欠点
があるため、専用の保護素子が必要であり、チップ面積
が大になってしまう問題点があった。
タは、ゲート幅方向にサージ印加時のアバランシェ電流
が分散して流れるため、静電破壊耐量にゲート幅依存が
あるが、上記した従来のオフセットゲートＭＯＳＴｒで
は、図７に示すように、同様のアバランシェ電流が、ド
レイン拡散層１１０のコーナー部に集中するため、ゲー
ト幅を広げても静電破壊耐量は改善されないという欠点
があるため、専用の保護素子が必要であり、チップ面積
が大になってしまう問題点があった。
【０００９】本発明は、上記問題点を除去し、静電破壊
耐量を高めることができる高耐圧ＭＯＳトランジスタ及
びその製造方法を提供することを目的とする。
耐量を高めることができる高耐圧ＭＯＳトランジスタ及
びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）図１（ｅ）及び図８（ｃ）に示すように、高耐圧
ＭＯＳトランジスタにおいて、第１導電型（Ｐ型）の半
導体基板（２０１）上に一対の第２導電型（Ｎ型）の第
１の拡散層（２０３）と、この第１の拡散層（２０３）
内に形成されるとともに、第２導電型（Ｎ型）であり、
前記第１の拡散層（２０１）より高濃度の第２の拡散層
（２１０）と、対向する前記第１の拡散層（２０３）に
挟まれたゲート酸化膜（２０８）とゲート電極（２０
９）から成るゲート領域とを具備し、対向する前記第１
の拡散層（２０３）の拡散層間隔が、深い領域に表面で
の間隔より狭い間隔を設ける。
成するために、 （１）図１（ｅ）及び図８（ｃ）に示すように、高耐圧
ＭＯＳトランジスタにおいて、第１導電型（Ｐ型）の半
導体基板（２０１）上に一対の第２導電型（Ｎ型）の第
１の拡散層（２０３）と、この第１の拡散層（２０３）
内に形成されるとともに、第２導電型（Ｎ型）であり、
前記第１の拡散層（２０１）より高濃度の第２の拡散層
（２１０）と、対向する前記第１の拡散層（２０３）に
挟まれたゲート酸化膜（２０８）とゲート電極（２０
９）から成るゲート領域とを具備し、対向する前記第１
の拡散層（２０３）の拡散層間隔が、深い領域に表面で
の間隔より狭い間隔を設ける。
【００１１】このように、高耐圧を得るための電界緩和
層をＰウェルを、カウンタードープしたＮウェルで形成
しているため、図２に示すように、寄生バイポーラのベ
ース幅は基板表面より基板内部で狭くなっている。その
ため、静電気等のサージ電流は接合面積の広い基板内部
を流れ、サージ電流による発熱が基板内部に拡散するた
め、静電破壊耐量を高くすることができる。
層をＰウェルを、カウンタードープしたＮウェルで形成
しているため、図２に示すように、寄生バイポーラのベ
ース幅は基板表面より基板内部で狭くなっている。その
ため、静電気等のサージ電流は接合面積の広い基板内部
を流れ、サージ電流による発熱が基板内部に拡散するた
め、静電破壊耐量を高くすることができる。
【００１２】（２）図９（ｃ）に示すように、高耐圧Ｍ
ＯＳトランジスタにおいて、第１導電型（Ｐ型）の半導
体基板（２０１）上に一対の第２導電型（Ｎ型）の第１
の拡散層（２０３）と、この第１の拡散層（２０３）内
に形成されるとともに、第２導電型（Ｎ型）であり、前
記第１の拡散層より高濃度の第２の拡散層（２１０）
と、対向する前記第１の拡散層（２０３）に挟まれたゲ
ート酸化膜（２０８）とゲート電極（２０９）から成る
ゲート領域とを有し、基板の深い領域に前記第１の拡散
層（２０３）と接する第１導電型（Ｐ型）であり、基板
より低濃度の拡散層（Ｐ- 層）（２３１）を設ける。
ＯＳトランジスタにおいて、第１導電型（Ｐ型）の半導
体基板（２０１）上に一対の第２導電型（Ｎ型）の第１
の拡散層（２０３）と、この第１の拡散層（２０３）内
に形成されるとともに、第２導電型（Ｎ型）であり、前
記第１の拡散層より高濃度の第２の拡散層（２１０）
と、対向する前記第１の拡散層（２０３）に挟まれたゲ
ート酸化膜（２０８）とゲート電極（２０９）から成る
ゲート領域とを有し、基板の深い領域に前記第１の拡散
層（２０３）と接する第１導電型（Ｐ型）であり、基板
より低濃度の拡散層（Ｐ- 層）（２３１）を設ける。
【００１３】このように、基板の深い領域に前記第１の
拡散層（２０３）と接する第１導電型（Ｐ型）であり、
基板より低濃度のＰ- 層（２３１）を設けるようにした
ので、Ｎウェルの深い領域の寄生バイポーラの電流増幅
率を向上させることができる。 （３）図１に示すように、高耐圧ＭＯＳトランジスタに
おいて、第１導電型（Ｐ型）の半導体基板（２０１）上
に一対の第２導電型（Ｎ型）の第１の拡散層（２０３）
を形成する工程と、全面に前記第１の拡散層（２０３）
より低濃度の第１導電型不純物を拡散すると同時に前記
第１の拡散層（２０３）をさらに拡散する工程と、前記
第１の拡散層（２０３）周囲のフィールド領域に酸化膜
（２０７）を形成する工程と、前記第１の拡散層（２０
３）にまたがるようにゲート電極（２０９）を形成する
工程と、前記第１の拡散層（２０３）内に高濃度の第２
導電型（Ｎ型）の第２の拡散層（２１０）を形成する工
程と、中間絶縁膜（２１１）を形成後、コンタクトをと
り、配線（２１３）を形成する工程とを施す。
拡散層（２０３）と接する第１導電型（Ｐ型）であり、
基板より低濃度のＰ- 層（２３１）を設けるようにした
ので、Ｎウェルの深い領域の寄生バイポーラの電流増幅
率を向上させることができる。 （３）図１に示すように、高耐圧ＭＯＳトランジスタに
おいて、第１導電型（Ｐ型）の半導体基板（２０１）上
に一対の第２導電型（Ｎ型）の第１の拡散層（２０３）
を形成する工程と、全面に前記第１の拡散層（２０３）
より低濃度の第１導電型不純物を拡散すると同時に前記
第１の拡散層（２０３）をさらに拡散する工程と、前記
第１の拡散層（２０３）周囲のフィールド領域に酸化膜
（２０７）を形成する工程と、前記第１の拡散層（２０
３）にまたがるようにゲート電極（２０９）を形成する
工程と、前記第１の拡散層（２０３）内に高濃度の第２
導電型（Ｎ型）の第２の拡散層（２１０）を形成する工
程と、中間絶縁膜（２１１）を形成後、コンタクトをと
り、配線（２１３）を形成する工程とを施す。
【００１４】したがって、静電気等のサージ電流は接合
面積の広い基板内部を流れ、サージ電流による発熱が基
板内部に拡散するため静電破壊耐量が高い。また、ゲー
ト電極端構造を一般的な５Ｖ系のＭＯＳトランジスタと
同様にしたためトランジスタ内の電界はゲート電極端で
最大となり、図３に示すようにサージ電流がゲート幅方
向に分散して流れるため、静電破壊耐量にゲート幅依存
ができる。
面積の広い基板内部を流れ、サージ電流による発熱が基
板内部に拡散するため静電破壊耐量が高い。また、ゲー
ト電極端構造を一般的な５Ｖ系のＭＯＳトランジスタと
同様にしたためトランジスタ内の電界はゲート電極端で
最大となり、図３に示すようにサージ電流がゲート幅方
向に分散して流れるため、静電破壊耐量にゲート幅依存
ができる。
【００１５】さらに、図４に示すように、従来のオフセ
ットＭＯＳトランジスタと比べ、大幅に静電破壊耐量が
向上しており、保護回路等も不要であることからチップ
面積の縮小が期待できる。また、内部回路に用いるロジ
ック形成用Ｎウェルを電界緩和層に用いるので、マスク
ステップが削減できる。
ットＭＯＳトランジスタと比べ、大幅に静電破壊耐量が
向上しており、保護回路等も不要であることからチップ
面積の縮小が期待できる。また、内部回路に用いるロジ
ック形成用Ｎウェルを電界緩和層に用いるので、マスク
ステップが削減できる。
【００１６】（４）図８に示すように、高耐圧ＭＯＳト
ランジスタにおいて、第１導電型（Ｐ型）の半導体基板
（２０１）上に一対の第２導電型（Ｎ型）の第１の拡散
層（２０３）を形成する工程と、全面に第１導電型（Ｐ
型）のエピタキシャル層を形成し、前記第１の拡散層
（２０３）を拡散する工程と、前記第１の拡散層（２０
３）周囲のフィールド領域に酸化膜（２０７）を形成す
る工程と、前記第１の拡散層（２０３）にまたがるよう
にゲート電極（２０９）を形成する工程と、前記第１の
拡散層（２０３）内に高濃度の第２導電型（Ｎ型）の第
２の拡散層（２１０）を形成する工程と、中間絶縁膜
（２１１）を形成後、コンタクトをとり、配線（２１
３）を形成する工程とを施す。
ランジスタにおいて、第１導電型（Ｐ型）の半導体基板
（２０１）上に一対の第２導電型（Ｎ型）の第１の拡散
層（２０３）を形成する工程と、全面に第１導電型（Ｐ
型）のエピタキシャル層を形成し、前記第１の拡散層
（２０３）を拡散する工程と、前記第１の拡散層（２０
３）周囲のフィールド領域に酸化膜（２０７）を形成す
る工程と、前記第１の拡散層（２０３）にまたがるよう
にゲート電極（２０９）を形成する工程と、前記第１の
拡散層（２０３）内に高濃度の第２導電型（Ｎ型）の第
２の拡散層（２１０）を形成する工程と、中間絶縁膜
（２１１）を形成後、コンタクトをとり、配線（２１
３）を形成する工程とを施す。
【００１７】このように、ＮウェルをＮ型埋め込み層の
拡散によって形成するようにしたので、上記（３）記載
のようなＰウェル濃度のコントロールが不要となり、容
易に寄生バイポーラの狭いベース幅をＮウェルの深い領
域に形成することができる。また、狭いベース幅が形成
されている領域のエミッタ−ベース濃度差が上記（３）
の場合より大きくなり電流増幅率が上がるため、さらな
る静電破壊耐量の向が期待できる。 （５）図９に示すように、高耐圧ＭＯＳトランジスタに
おいて、第１導電型（Ｐ型）の半導体基板（２０１）上
に一対の第２導電型（Ｎ型）の第１の拡散層（２０３）
を形成する工程と、基板の深い領域の全面に前記第１の
拡散層（２０３）と接する所定の不純物濃度の第２導電
型（Ｎ型）の不純物領域を形成する工程と、前記第１の
拡散層（２０３）をさらに拡散すると同時に、基板の深
い領域に前記第１の拡散層（２０３）と接するととも
に、第１導電型（Ｐ型）であり、基板より低濃度の拡散
層（Ｐ- 層）（２３１）を形成する工程と、前記第１の
拡散層（２０３）周囲のフィールド領域に酸化膜（２０
７）を形成する工程と、前記第１の拡散層（２０３）に
跨がるようにゲート電極（２０９）を形成する工程と、
前記第１の拡散層（２０３）内に高濃度の第２導電型
（Ｎ型）の第２の拡散層（２１０）を形成する工程と、
中間絶縁膜（２１１）を形成後、コンタクトをとり、配
線（２１３）を形成する工程とを施す。
拡散によって形成するようにしたので、上記（３）記載
のようなＰウェル濃度のコントロールが不要となり、容
易に寄生バイポーラの狭いベース幅をＮウェルの深い領
域に形成することができる。また、狭いベース幅が形成
されている領域のエミッタ−ベース濃度差が上記（３）
の場合より大きくなり電流増幅率が上がるため、さらな
る静電破壊耐量の向が期待できる。 （５）図９に示すように、高耐圧ＭＯＳトランジスタに
おいて、第１導電型（Ｐ型）の半導体基板（２０１）上
に一対の第２導電型（Ｎ型）の第１の拡散層（２０３）
を形成する工程と、基板の深い領域の全面に前記第１の
拡散層（２０３）と接する所定の不純物濃度の第２導電
型（Ｎ型）の不純物領域を形成する工程と、前記第１の
拡散層（２０３）をさらに拡散すると同時に、基板の深
い領域に前記第１の拡散層（２０３）と接するととも
に、第１導電型（Ｐ型）であり、基板より低濃度の拡散
層（Ｐ- 層）（２３１）を形成する工程と、前記第１の
拡散層（２０３）周囲のフィールド領域に酸化膜（２０
７）を形成する工程と、前記第１の拡散層（２０３）に
跨がるようにゲート電極（２０９）を形成する工程と、
前記第１の拡散層（２０３）内に高濃度の第２導電型
（Ｎ型）の第２の拡散層（２１０）を形成する工程と、
中間絶縁膜（２１１）を形成後、コンタクトをとり、配
線（２１３）を形成する工程とを施す。
【００１８】したがって、高エネルギーイオン注入で形
成したＰ- 層（２３１）でＮウェルの深い領域の寄生バ
イポーラの電流増幅率を向上させることができ、基板表
面濃度を変えることなく、静電破壊耐量を向上させるこ
とができるため、上記（４）より低コスト化を図ること
ができる。
成したＰ- 層（２３１）でＮウェルの深い領域の寄生バ
イポーラの電流増幅率を向上させることができ、基板表
面濃度を変えることなく、静電破壊耐量を向上させるこ
とができるため、上記（４）より低コスト化を図ること
ができる。
【００１９】
【発明の実施の形態】以下、本発明の実施例について図
を参照しながら詳細に説明する。図１は本発明の第１実
施例を示す高耐圧ＭＯＳトランジスタの製造工程断面図
である。以下、その製造方法について図１を参照しなが
ら説明する。
を参照しながら詳細に説明する。図１は本発明の第１実
施例を示す高耐圧ＭＯＳトランジスタの製造工程断面図
である。以下、その製造方法について図１を参照しなが
ら説明する。
【００２０】（１）まず、図１（ａ）に示すように、Ｐ
型シリコン基板２０１を熱酸化し、酸化膜２０２を５０
００Å程度形成する。次いで、酸化膜２０２の一部をホ
トリソエッチング技術により開孔する。次に、残存した
酸化膜２０２をマスクにＰ（リン）を１Ｅ１３ｉｏｎｓ
／ｃｍ2 程度イオン注入して、１２００℃で３時間程度
の熱処理を行い、Ｎウェル２０３を形成する。このＮウ
ェル２０３は、図示しないが５Ｖ系のロジック部形成に
も利用する。
型シリコン基板２０１を熱酸化し、酸化膜２０２を５０
００Å程度形成する。次いで、酸化膜２０２の一部をホ
トリソエッチング技術により開孔する。次に、残存した
酸化膜２０２をマスクにＰ（リン）を１Ｅ１３ｉｏｎｓ
／ｃｍ2 程度イオン注入して、１２００℃で３時間程度
の熱処理を行い、Ｎウェル２０３を形成する。このＮウ
ェル２０３は、図示しないが５Ｖ系のロジック部形成に
も利用する。
【００２１】（２）次に、酸化膜２０２をエッチング除
去した後、図１（ｂ）に示すように、全面にＢ（ボロ
ン）をイオン注入し、１２００℃で３時間程度の熱処理
を行いＰウェル２０４、Ｎウェル２０３を形成する。こ
の時、Ｐウェル２０４のドーズ量は、対向するＮウェル
２０３間隔がＰウェル２０４のカウンタードープにより
表面で広く、深い領域で狭くなるように、６Ｅ１２ｉｏ
ｎｓ／ｃｍ2 程度に設定する。
去した後、図１（ｂ）に示すように、全面にＢ（ボロ
ン）をイオン注入し、１２００℃で３時間程度の熱処理
を行いＰウェル２０４、Ｎウェル２０３を形成する。こ
の時、Ｐウェル２０４のドーズ量は、対向するＮウェル
２０３間隔がＰウェル２０４のカウンタードープにより
表面で広く、深い領域で狭くなるように、６Ｅ１２ｉｏ
ｎｓ／ｃｍ2 程度に設定する。
【００２２】（３）次に、図１（ｃ）に示すように、酸
化膜２０５及び窒化膜２０６を全面に形成した後、ホト
リソエッチング技術により、窒化膜２０６をパターニン
グする。その窒化膜２０６をマスクに熱酸化し、酸化膜
２０７を１００００Å程度形成する。 （４）次に、図１（ｄ）に示すように、酸化膜２０５及
び窒化膜２０６を除去し、熱酸化を行い、ゲート酸化膜
２０８を形成する。次いで、全面に多結晶シリコンをＣ
ＶＤ法により堆積させる。次いで、ホトリソエッチング
技術により、ＭＯＳトランジスタのゲート領域以外の多
結晶シリコンをエッチング除去し、ゲート電極２０９を
形成する。次いで、ホトリソイオン打ち込み技術によ
り、ソース・ドレインとなるＮ+ 拡散層２１０を形成す
る。
化膜２０５及び窒化膜２０６を全面に形成した後、ホト
リソエッチング技術により、窒化膜２０６をパターニン
グする。その窒化膜２０６をマスクに熱酸化し、酸化膜
２０７を１００００Å程度形成する。 （４）次に、図１（ｄ）に示すように、酸化膜２０５及
び窒化膜２０６を除去し、熱酸化を行い、ゲート酸化膜
２０８を形成する。次いで、全面に多結晶シリコンをＣ
ＶＤ法により堆積させる。次いで、ホトリソエッチング
技術により、ＭＯＳトランジスタのゲート領域以外の多
結晶シリコンをエッチング除去し、ゲート電極２０９を
形成する。次いで、ホトリソイオン打ち込み技術によ
り、ソース・ドレインとなるＮ+ 拡散層２１０を形成す
る。
【００２３】（５）次に、図１（ｅ）に示すように、中
間絶縁膜２１１を形成し、ホトリソエッチング技術によ
りコンタクトホール２１２を開孔する。次いで、Ａｌ合
金等の配線金属を形成し、ホトリソエッチング技術によ
り配線２１３を形成する。次いで、パッシベーション膜
２１４を形成する。以上の工程を経ることにより、高耐
圧ＭＯＳトランジスタが形成される。
間絶縁膜２１１を形成し、ホトリソエッチング技術によ
りコンタクトホール２１２を開孔する。次いで、Ａｌ合
金等の配線金属を形成し、ホトリソエッチング技術によ
り配線２１３を形成する。次いで、パッシベーション膜
２１４を形成する。以上の工程を経ることにより、高耐
圧ＭＯＳトランジスタが形成される。
【００２４】このように、第１実施例では、高耐圧を得
るための電界緩和層を、Ｐウェルをカウンタードープし
たＮウェルで形成しているため、図２に示すように、寄
生バイポーラのベース幅は基板表面より基板内部で狭く
なっている。そのため、静電気等のサージ電流は接合面
積の広い基板内部を流れ、サージ電流による発熱が基板
内部に拡散するため、静電破壊耐量が高いといった利点
がある。
るための電界緩和層を、Ｐウェルをカウンタードープし
たＮウェルで形成しているため、図２に示すように、寄
生バイポーラのベース幅は基板表面より基板内部で狭く
なっている。そのため、静電気等のサージ電流は接合面
積の広い基板内部を流れ、サージ電流による発熱が基板
内部に拡散するため、静電破壊耐量が高いといった利点
がある。
【００２５】また、ゲート電極端構造を一般的な５Ｖ系
のＭＯＳトランジスタと同様にしたため、トランジスタ
内の電界はゲート電極端で最大となり、図３に示すよう
にサージ電流がゲート幅方向に分散して流れるため、静
電破壊耐量にゲート幅依存ができるといった利点があ
る。図４は本発明の第１実施例の高耐圧ＭＯＳトランジ
スタの静電破壊耐量の評価結果を示す図であり、横軸は
ゲート幅（μｍ）、縦軸はソース・ドレイン間の印加電
圧（Ｖ）を示している。
のＭＯＳトランジスタと同様にしたため、トランジスタ
内の電界はゲート電極端で最大となり、図３に示すよう
にサージ電流がゲート幅方向に分散して流れるため、静
電破壊耐量にゲート幅依存ができるといった利点があ
る。図４は本発明の第１実施例の高耐圧ＭＯＳトランジ
スタの静電破壊耐量の評価結果を示す図であり、横軸は
ゲート幅（μｍ）、縦軸はソース・ドレイン間の印加電
圧（Ｖ）を示している。
【００２６】この図から明らかなように、従来のオフセ
ットＭＯＳトランジスタと比べ、大幅に静電破壊耐量が
向上しており、保護回路等も不要であることから、チッ
プ面積の縮小が期待できる。さらに、内部回路に用いる
ロジック形成用Ｎウェルを電界緩和層に用いるのでマス
クステップが削減できるといった利点もある。
ットＭＯＳトランジスタと比べ、大幅に静電破壊耐量が
向上しており、保護回路等も不要であることから、チッ
プ面積の縮小が期待できる。さらに、内部回路に用いる
ロジック形成用Ｎウェルを電界緩和層に用いるのでマス
クステップが削減できるといった利点もある。
【００２７】次に、本発明の第２実施例について説明す
る。図８は本発明の第２実施例を示す高耐圧ＭＯＳトラ
ンジスタの製造工程断面図である。以下、その製造方法
について図８を参照しながら説明する。 （１）まず、図８（ａ）に示すように、Ｐ型シリコン基
板２０１を熱酸化し、酸化膜２０２を５０００Å程度形
成する。次に、酸化膜２０２の一部をホトリソエッチン
グ技術により開孔する。次に、残存した酸化膜をマスク
にＰ（リン）を１Ｅ１３ｉｏｎｓ／ｃｍ2 程度イオン注
入して、１０００℃で３０分程度の熱処理を行い、Ｎ型
埋め込み層２２１を形成する。
る。図８は本発明の第２実施例を示す高耐圧ＭＯＳトラ
ンジスタの製造工程断面図である。以下、その製造方法
について図８を参照しながら説明する。 （１）まず、図８（ａ）に示すように、Ｐ型シリコン基
板２０１を熱酸化し、酸化膜２０２を５０００Å程度形
成する。次に、酸化膜２０２の一部をホトリソエッチン
グ技術により開孔する。次に、残存した酸化膜をマスク
にＰ（リン）を１Ｅ１３ｉｏｎｓ／ｃｍ2 程度イオン注
入して、１０００℃で３０分程度の熱処理を行い、Ｎ型
埋め込み層２２１を形成する。
【００２８】（２）次に、図８（ｂ）に示すように、酸
化膜２０２をエッチング除去した後、例えば、基板と同
程度の比抵抗のＰ型エピキシャル層２２２を３μｍ程度
成長させ、次いで、熱処理を施すことによりＮウェル２
０３を形成する。 （３）次いで、第１実施例の（ｃ）〜（ｅ）と同様の工
程を順に施す。 以上の工程を経ることにより高耐圧ＭＯＳトランジスタ
が形成される。
化膜２０２をエッチング除去した後、例えば、基板と同
程度の比抵抗のＰ型エピキシャル層２２２を３μｍ程度
成長させ、次いで、熱処理を施すことによりＮウェル２
０３を形成する。 （３）次いで、第１実施例の（ｃ）〜（ｅ）と同様の工
程を順に施す。 以上の工程を経ることにより高耐圧ＭＯＳトランジスタ
が形成される。
【００２９】このように、第２実施例では、Ｎウェルを
Ｎ型埋め込み層の拡散によって形成するようにしたの
で、第１実施例のようなＰウェル濃度のコントロールが
不要となり、容易に寄生バイポーラの狭いベース幅をＮ
ウェルの深い領域に形成することが可能である。また、
狭いベース幅が形成されている領域のエミッタ−ベース
濃度差が、第１実施例より大きくなり電流増幅率が上が
るため、さらなる静電破壊耐量の向上が待できる。さら
に、第１実施例で実際に製品を作る場合、他のトランジ
スタをＰウェル上に作り込む関係上、Ｐウェル濃度に制
約が生じたが、本実施例ではＰ型エピタシシャル層の濃
度を任意に設定できるため、プロセスに汎用性ができ、
さまざまな製品に適用可能である。
Ｎ型埋め込み層の拡散によって形成するようにしたの
で、第１実施例のようなＰウェル濃度のコントロールが
不要となり、容易に寄生バイポーラの狭いベース幅をＮ
ウェルの深い領域に形成することが可能である。また、
狭いベース幅が形成されている領域のエミッタ−ベース
濃度差が、第１実施例より大きくなり電流増幅率が上が
るため、さらなる静電破壊耐量の向上が待できる。さら
に、第１実施例で実際に製品を作る場合、他のトランジ
スタをＰウェル上に作り込む関係上、Ｐウェル濃度に制
約が生じたが、本実施例ではＰ型エピタシシャル層の濃
度を任意に設定できるため、プロセスに汎用性ができ、
さまざまな製品に適用可能である。
【００３０】次に、本発明の第３実施例について説明す
る。図９は本発明の第３実施例を示す高耐圧ＭＯＳトラ
ンジスタの製造工程断面図である。以下、その製造方法
について図９を参照しながら説明する。 （１）まず、図９（ａ）に示すように、Ｐ型シリコン基
板２０１を熱酸化し、酸化膜２０２を５０００Å程度形
成する。次いで、酸化膜２０２の一部をホトリソエッチ
ング技術により開孔する。次いで、残存した酸化膜２０
２をマスクにＰ（リン）を、１Ｅ１３ｉｏｎｓ／ｃｍ2
程度イオン注入して、１２００℃で３時間程度の熱処理
を行い、Ｎウェル２０３を形成する。
る。図９は本発明の第３実施例を示す高耐圧ＭＯＳトラ
ンジスタの製造工程断面図である。以下、その製造方法
について図９を参照しながら説明する。 （１）まず、図９（ａ）に示すように、Ｐ型シリコン基
板２０１を熱酸化し、酸化膜２０２を５０００Å程度形
成する。次いで、酸化膜２０２の一部をホトリソエッチ
ング技術により開孔する。次いで、残存した酸化膜２０
２をマスクにＰ（リン）を、１Ｅ１３ｉｏｎｓ／ｃｍ2
程度イオン注入して、１２００℃で３時間程度の熱処理
を行い、Ｎウェル２０３を形成する。
【００３１】（２）次に、酸化膜２０２をエッチング除
去した後、図９（ｂ）に示すように、高エネルギーイオ
ン打ち込み技術により、Ｐ（リン）をカウンタードープ
に必要な所望のドーズ量で深さ２〜３μｍ程度の領域に
イオン注入し、１２００℃３時間程度熱処理を行い、Ｐ
- 層２３１を形成する。 （３）次いで、第１実施例の（ｃ）〜（ｅ）と同様の工
程を順に施す。
去した後、図９（ｂ）に示すように、高エネルギーイオ
ン打ち込み技術により、Ｐ（リン）をカウンタードープ
に必要な所望のドーズ量で深さ２〜３μｍ程度の領域に
イオン注入し、１２００℃３時間程度熱処理を行い、Ｐ
- 層２３１を形成する。 （３）次いで、第１実施例の（ｃ）〜（ｅ）と同様の工
程を順に施す。
【００３２】以上の工程を経ることにより高耐圧ＭＯＳ
トランジスタが形成される。このように、第３実施例で
は、高エネルギーイオン注入で形成したＰ- 層でＮウェ
ルの深い領域の寄生バイポーラの電流増幅率を向上させ
るので、基板表面濃度を変えることなく静電破壊耐量を
向上させることが可能となり、第２実施例より低コスト
で同様の効果が期待できる。
トランジスタが形成される。このように、第３実施例で
は、高エネルギーイオン注入で形成したＰ- 層でＮウェ
ルの深い領域の寄生バイポーラの電流増幅率を向上させ
るので、基板表面濃度を変えることなく静電破壊耐量を
向上させることが可能となり、第２実施例より低コスト
で同様の効果が期待できる。
【００３３】更に、本発明によれば、以下のような利用
形態をもつことができる。上記第１実施例は、Ｎ型の高
耐圧ＭＯＳトランジスタを用いて説明したが、拡散層の
Ｎ型とＰ型を入れ換えることにより、Ｐ型の高耐圧ＭＯ
Ｓトランジスタにも適用可能である。また、実施例は、
ロジック（５Ｖ）系のＭＯＳトランジスタの同時形成を
前提に記載したが、電界緩和層及びカウンタードープ層
は特にウェルである必要はない。
形態をもつことができる。上記第１実施例は、Ｎ型の高
耐圧ＭＯＳトランジスタを用いて説明したが、拡散層の
Ｎ型とＰ型を入れ換えることにより、Ｐ型の高耐圧ＭＯ
Ｓトランジスタにも適用可能である。また、実施例は、
ロジック（５Ｖ）系のＭＯＳトランジスタの同時形成を
前提に記載したが、電界緩和層及びカウンタードープ層
は特にウェルである必要はない。
【００３４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００３５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、高耐圧を得るため
の電界緩和層を、ＰウェルをカウンタードープしたＮウ
ェルで形成しているため、図２に示すように、寄生バイ
ポーラのベース幅は基板表面より基板内部で狭くなって
いる。そのため、静電気等のサージ電流は接合面積の広
い基板内部を流れ、サージ電流による発熱が基板内部に
拡散するため、静電破壊耐量を高くすることができる。
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、高耐圧を得るため
の電界緩和層を、ＰウェルをカウンタードープしたＮウ
ェルで形成しているため、図２に示すように、寄生バイ
ポーラのベース幅は基板表面より基板内部で狭くなって
いる。そのため、静電気等のサージ電流は接合面積の広
い基板内部を流れ、サージ電流による発熱が基板内部に
拡散するため、静電破壊耐量を高くすることができる。
【００３６】（２）請求項２記載の発明によれば、基板
の深い領域に前記第１の拡散層と接する第１導電型（Ｐ
型）であり、基板より低濃度のＰ- 層を設けるようにし
たので、Ｎウェルの深い領域の寄生バイポーラの電流増
幅率を向上させることができる。 （３）請求項３記載の発明によれば、静電気等のサージ
電流は接合面積の広い基板内部を流れ、サージ電流によ
る発熱が基板内部に拡散するため、静電破壊耐量が高
い。
の深い領域に前記第１の拡散層と接する第１導電型（Ｐ
型）であり、基板より低濃度のＰ- 層を設けるようにし
たので、Ｎウェルの深い領域の寄生バイポーラの電流増
幅率を向上させることができる。 （３）請求項３記載の発明によれば、静電気等のサージ
電流は接合面積の広い基板内部を流れ、サージ電流によ
る発熱が基板内部に拡散するため、静電破壊耐量が高
い。
【００３７】また、ゲート電極端構造を一般的な５Ｖ系
のＭＯＳトランジスタと同様にしたため、トランジスタ
内の電界はゲート電極端で最大となり、図３に示すよう
にサージ電流がゲート幅方向に分散して流れるため、静
電破壊耐量にゲート幅依存ができる。さらに、図４に示
すように、従来のオフセットＭＯＳトランジスタと比
べ、大幅に静電破壊耐量が向上しており、保護回路等も
不要であることからチップ面積の縮小が期待できる。
のＭＯＳトランジスタと同様にしたため、トランジスタ
内の電界はゲート電極端で最大となり、図３に示すよう
にサージ電流がゲート幅方向に分散して流れるため、静
電破壊耐量にゲート幅依存ができる。さらに、図４に示
すように、従来のオフセットＭＯＳトランジスタと比
べ、大幅に静電破壊耐量が向上しており、保護回路等も
不要であることからチップ面積の縮小が期待できる。
【００３８】また、内部回路に用いるロジック形成用Ｎ
ウェルを電界緩和層に用いるので、マスクステップが削
減できる。 （４）請求項４記載の発明によれば、ＮウェルをＮ型埋
め込み層の拡散によって形成するようにしたので、上記
（３）記載のようなＰウェル濃度のコントロールが不要
となり、容易に寄生バイポーラの狭いベース幅をＮウェ
ルの深い領域に形成することができる。
ウェルを電界緩和層に用いるので、マスクステップが削
減できる。 （４）請求項４記載の発明によれば、ＮウェルをＮ型埋
め込み層の拡散によって形成するようにしたので、上記
（３）記載のようなＰウェル濃度のコントロールが不要
となり、容易に寄生バイポーラの狭いベース幅をＮウェ
ルの深い領域に形成することができる。
【００３９】また、狭いベース幅が形成されている領域
のエミッタ−ベース濃度差が、上記（３）の場合より大
きくなり電流増幅率が上がるため、さらなる静電破壊耐
量の上が期待できる。
のエミッタ−ベース濃度差が、上記（３）の場合より大
きくなり電流増幅率が上がるため、さらなる静電破壊耐
量の上が期待できる。
【００４０】（５）請求項５記載の発明によれば、高エ
ネルギーイオン注入で形成したＰ-層でＮウェルの深い
領域の寄生バイポーラの電流増幅率を向上させることが
でき、基板表面濃度を変えることなく静電破壊耐量を向
上させることができるため、上記（４）より低コスト化
を図ることができる。
ネルギーイオン注入で形成したＰ-層でＮウェルの深い
領域の寄生バイポーラの電流増幅率を向上させることが
でき、基板表面濃度を変えることなく静電破壊耐量を向
上させることができるため、上記（４）より低コスト化
を図ることができる。
【図１】本発明の第１実施例を示す高耐圧ＭＯＳトラン
ジスタの製造工程断面図である。
ジスタの製造工程断面図である。
【図２】本発明の第１実施例を示す高耐圧ＭＯＳトラン
ジスタの模式断面図である。
ジスタの模式断面図である。
【図３】本発明の第１実施例を示す高耐圧ＭＯＳトラン
ジスタの模式平面図である。
ジスタの模式平面図である。
【図４】本発明の第１実施例の高耐圧ＭＯＳトランジス
タの静電破壊耐量の評価結果を示す図である。
タの静電破壊耐量の評価結果を示す図である。
【図５】従来のオフセットゲートＭＯＳトランジスタの
製造工程断面図である。
製造工程断面図である。
【図６】従来のオフセットゲートＭＯＳトランジスタの
模式断面図である。
模式断面図である。
【図７】従来のオフセットゲートＭＯＳトランジスタの
模式平面図である。
模式平面図である。
【図８】本発明の第２実施例を示す高耐圧ＭＯＳトラン
ジスタの製造工程断面図である。
ジスタの製造工程断面図である。
【図９】本発明の第３実施例を示す高耐圧ＭＯＳトラン
ジスタの製造工程断面図である。
ジスタの製造工程断面図である。
２０１ Ｐ型シリコン基板 ２０２，２０５，２０７ 酸化膜 ２０３ Ｎウェル ２０４ Ｐウェル ２０６ 窒化膜 ２０８ ゲート酸化膜 ２０９ ゲート電極 ２１０ Ｎ+ 拡散層 ２１１ 中間絶縁膜 ２１２ コンタクトホール ２１３ 配線 ２１４ パッシベーション膜 ２２１ Ｎ型埋め込み層 ２２２ Ｐ型エピタキシャル層 ２３１ Ｐ- 層
Claims (5)
- 【請求項１】（ａ）第１導電型の半導体基板上に一対の
第２導電型の第１の拡散層と、（ｂ）該第１の拡散層内
に形成されるとともに、第２導電型であり前記第１の拡
散層より高濃度の第２の拡散層と、（ｃ）対向する前記
第１の拡散層に挟まれたゲート酸化膜とゲート電極から
成るゲート領域とを有し、（ｄ）対向する前記第１の拡
散層の拡散層間隔が、深い領域に表面での間隔より狭い
間隔を設けることを特徴とする高耐圧ＭＯＳトランジス
タ。 - 【請求項２】（ａ）第１導電型の半導体基板上に一対の
第２導電型の第１の拡散層と、（ｂ）該第１の拡散層内
に形成されるとともに、第２導電型であり前記第１の拡
散層より高濃度の第２の拡散層と、（ｃ）対向する前記
第１の拡散層に挟まれたゲート酸化膜とゲート電極から
成るゲート領域とを有し、（ｄ）基板の深い領域に前記
第１の拡散層と接する第１導電型であり、基板より低濃
度の拡散層を設けることを特徴とする高耐圧ＭＯＳトラ
ンジスタ。 - 【請求項３】（ａ）第１導電型の半導体基板上に一対の
第２導電型の第１の拡散層を形成する工程と、（ｂ）全
面に前記第１の拡散層より低濃度の第１導電型不純物を
拡散すると同時に前記第１の拡散層をさらに拡散する工
程と、（ｃ）前記第１の拡散層周囲のフィールド領域に
酸化膜を形成する工程と、（ｄ）前記第１の拡散層に跨
がるようにゲート電極を形成する工程と、（ｅ）前記第
１の拡散層内に高濃度の第２導電型の第２の拡散層を形
成する工程と、（ｆ）中間絶縁層を形成後、コンタクト
をとり配線を形成する工程とを施すことを特徴とする高
耐圧ＭＯＳトランジスタの製造方法。 - 【請求項４】（ａ）第１導電型の半導体基板上に一対の
第２導電型の第１の拡散層を形成する工程と、（ｂ）全
面に第１導電型のエピタキシャル層を形成し、前記第１
の拡散層を拡散する工程と、（ｃ）前記第１の拡散層周
囲のフィールド領域に酸化膜を形成する工程と、（ｄ）
前記第１の拡散層に跨がるようにゲート電極を形成する
工程と、（ｅ）前記第１の拡散層内に高濃度の第２導電
型の第２の拡散層を形成する工程と、（ｆ）中間絶縁層
を形成後、コンタクトをとり、配線を形成する工程とを
施すことを特徴とする高耐圧ＭＯＳトランジスタの製造
方法。 - 【請求項５】（ａ）第１導電型の半導体基板上に一対の
第２導電型の第１の拡散層を形成する工程と、（ｂ）基
板の深い領域の全面に前記第１の拡散層と接する所定の
不純物濃度の第２導電型の不純物領域を形成する工程
と、（ｃ）前記第１の拡散層をさらに拡散すると同時
に、基板の深い領域に前記第１の拡散層と接するととも
に、第１導電型であり、基板より低濃度の拡散層を形成
する工程と、（ｄ）前記第１の拡散層周囲のフィールド
領域に酸化膜を形成する工程と、（ｅ）前記第１の拡散
層に跨がるようにゲート電極を形成する工程と、（ｆ）
前記第１の拡散層内に高濃度の第２導電型の第２の拡散
層を形成する工程と、（ｇ）中間絶縁層を形成後、コン
タクトをとり、配線を形成する工程とを施すことを特徴
とする高耐圧ＭＯＳトランジスタの製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209402A JPH0955496A (ja) | 1995-08-17 | 1995-08-17 | 高耐圧ｍｏｓトランジスタ及びその製造方法 |
| KR1019960032359A KR100388379B1 (ko) | 1995-08-17 | 1996-08-02 | 고내압 mos트랜지스터 및 그 제조방법 |
| DE69631000T DE69631000T2 (de) | 1995-08-17 | 1996-08-09 | Source/Drain-Struktur eines Hochspannungs-MOSFET und Verfahren zu dessen Herstellung |
| EP96305865A EP0759639B1 (en) | 1995-08-17 | 1996-08-09 | Source/drain structure of high voltage MOSFET and method of fabricating the same |
| US08/696,460 US6054743A (en) | 1995-08-17 | 1996-08-14 | High voltage MOS transistor |
| TW085109974A TW301791B (ja) | 1995-08-17 | 1996-08-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Legal Events
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |