JPH03203891A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH03203891A JPH03203891A JP1340606A JP34060689A JPH03203891A JP H03203891 A JPH03203891 A JP H03203891A JP 1340606 A JP1340606 A JP 1340606A JP 34060689 A JP34060689 A JP 34060689A JP H03203891 A JPH03203891 A JP H03203891A
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- JP
- Japan
- Prior art keywords
- memory
- block
- signal
- accessed
- circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ処理装置に於けるメモリ制御装置に関す
るものである。
るものである。
従来の技術
近年、データ処理装置にはリフレッシュを必要とするメ
モリ（以下、単にメモリと記す）を搭載することが主流
となってきている。
モリ（以下、単にメモリと記す）を搭載することが主流
となってきている。
従来この種のデータ処理装置は、全メモリに対して同時
にリフレッシュを行っていたために、リフレッシュが終
了するまでメモリに対する次のアクセスが不可能になる
ことが一般的であった。以下、その構成について第３図
および第４図を用いながら説明する。
にリフレッシュを行っていたために、リフレッシュが終
了するまでメモリに対する次のアクセスが不可能になる
ことが一般的であった。以下、その構成について第３図
および第４図を用いながら説明する。
図に示すように、メモリ制御装置はメモリアクセス要求
信号１とリフレッシュ要求信号２を受けてメモリ制御回
路３が各種のコントロール信号４によシメモリ５を制御
する。リフレッシュの際、コントロール信号４によりメ
モリ５に属する全メモリが一様にリフレッシュされるこ
とになる。コントロール信号４によるメモリ６の具体的
な動作は、メモリに対する複数のアクセスサイク１ｖ６
の間にリフレッシュサイクル７が存在する状態となり、
アクセスサイクル６とリフレッシサイクル７が時間的に
重なシ合うことがない。
信号１とリフレッシュ要求信号２を受けてメモリ制御回
路３が各種のコントロール信号４によシメモリ５を制御
する。リフレッシュの際、コントロール信号４によりメ
モリ５に属する全メモリが一様にリフレッシュされるこ
とになる。コントロール信号４によるメモリ６の具体的
な動作は、メモリに対する複数のアクセスサイク１ｖ６
の間にリフレッシュサイクル７が存在する状態となり、
アクセスサイクル６とリフレッシサイクル７が時間的に
重なシ合うことがない。
発明が解決しようとする課題
このような従来のメモリ制御装置では、リフレッシサイ
クル部／７の際にメモリに対する次のアクセスサイクｌ
ｖ６がリフレッシュサイクル７の終了まで待たされるこ
とになシ、リフレッシサイクル７に要する時間がそのま
まデータ処理装置全体の処理時間の増加につながるとい
う問題があった。
クル部／７の際にメモリに対する次のアクセスサイクｌ
ｖ６がリフレッシュサイクル７の終了まで待たされるこ
とになシ、リフレッシサイクル７に要する時間がそのま
まデータ処理装置全体の処理時間の増加につながるとい
う問題があった。
本発明は上記課題を解決するもので、リフレソユサイク
ル７に伴う処理時間の増加を防ぐメモリ制御装置を提供
するものである。
ル７に伴う処理時間の増加を防ぐメモリ制御装置を提供
するものである。
課題を解決するための手段
本発明は上記目的を達成するために、同時にアクセスさ
れることのない複数のブロックに分割されたメモリと、
そのブロックのうち１つのブロックのメモリにアクセス
が及ぶとき、同時に他のブロックのメモリをリフレッシ
ュする回路とを具備してなるものである。
れることのない複数のブロックに分割されたメモリと、
そのブロックのうち１つのブロックのメモリにアクセス
が及ぶとき、同時に他のブロックのメモリをリフレッシ
ュする回路とを具備してなるものである。
作 用
本発明は上記した構成により、メモリを同時にアクセス
されることのない複数のブロックに分割しているため、
そのうち１つのブロックのメモリにアクセスが及ぶとき
、他のブロックのメモリを同時にリフレッシュすること
でリフレッシュに要する時間を見かけ上なくすことがで
きるものである。
されることのない複数のブロックに分割しているため、
そのうち１つのブロックのメモリにアクセスが及ぶとき
、他のブロックのメモリを同時にリフレッシュすること
でリフレッシュに要する時間を見かけ上なくすことがで
きるものである。
実施例
以下、本発明の一実施例について第１図および第２図を
参照しながら説明する。
参照しながら説明する。
図に示すように、当実施例はデータバス８が１６ビツト
幅であるため、ブロックの切り換え信号であるアドレス
Ａ１信号９により、メモリを、各々１６ビツト幅のメモ
リデータバス１ｏを持ち、かつ同時にはアクセスされな
いブロックＡのメモリ１１およびブロックＢのメモリ１
２に分割する。
幅であるため、ブロックの切り換え信号であるアドレス
Ａ１信号９により、メモリを、各々１６ビツト幅のメモ
リデータバス１ｏを持ち、かつ同時にはアクセスされな
いブロックＡのメモリ１１およびブロックＢのメモリ１
２に分割する。
メモリリード信号１３およびメモリライト信号１４はオ
ア回路１５によってオアされ、メモリアクセス要求信号
１が生成される。
ア回路１５によってオアされ、メモリアクセス要求信号
１が生成される。
メモリアクセス要求信号１とアドレスＡ１信号９はアン
ド回路１６によってアンドされ、フロックＡのメモリ１
１に対するアクセスであり、かつブロックＢのメモリ１
２に対するリフレッシュであることを示すセレノ）Ａ信
号１７が生成される。
ド回路１６によってアンドされ、フロックＡのメモリ１
１に対するアクセスであり、かつブロックＢのメモリ１
２に対するリフレッシュであることを示すセレノ）Ａ信
号１７が生成される。
アドレスＡ１信号９はインバータ回路１８を通った後、
メモリアクセス要求信号１とアンド回路１９によってア
ンドされ、ブロックＢのメモリ１２に対するアクセスで
あり、かつブロックＡのメモリ１１に対するリフレッシ
ュであることを示すセレノ）Ｂ信号２ｏが生成される。
メモリアクセス要求信号１とアンド回路１９によってア
ンドされ、ブロックＢのメモリ１２に対するアクセスで
あり、かつブロックＡのメモリ１１に対するリフレッシ
ュであることを示すセレノ）Ｂ信号２ｏが生成される。
セレクトＡ信号１７およびセレクトＢ信号２゜はメモリ
制御回路３によって参照され、ブロックＡのメモリ１１
を制御する各種のコントロール入信号２１と、ブロック
Ｂのメモリ１２を制御する各種のコントロー／Ｌ／Ｂ信
号２２とを生成しメモリの制御を行う。
制御回路３によって参照され、ブロックＡのメモリ１１
を制御する各種のコントロール入信号２１と、ブロック
Ｂのメモリ１２を制御する各種のコントロー／Ｌ／Ｂ信
号２２とを生成しメモリの制御を行う。
上記構成において動作を説明する。
メモリリード信号１３もしくはメモリライト信号１４が
１（すなわちメモリリード信号１３もしくはメモリライ
ト信号１４が有効）となって、メモリアクセス要求信号
が１（すなわちメモリアクセス要求信号１が有効）にな
るとき、アドレスＡ１信号９が１ならばセレクト八信号
１７が１となり、ブロックＡのメモリ１１に対してはア
クセス。
１（すなわちメモリリード信号１３もしくはメモリライ
ト信号１４が有効）となって、メモリアクセス要求信号
が１（すなわちメモリアクセス要求信号１が有効）にな
るとき、アドレスＡ１信号９が１ならばセレクト八信号
１７が１となり、ブロックＡのメモリ１１に対してはア
クセス。
ブロックＢのメモリ１２に対してはリフレッシュを行う
べきことをメモリ制御回路３に通知し、メモリ制御回路
３はコントロー／Ｉ／Ａ信号２１によってブロックへの
メモリ１１に対してアクセスサイク／Ｌ／６を、コント
ロー）ｖＢ信号２２によってブロックＢのメモリ１２に
対してリフレッシュサイクル７を同時に実行する。
べきことをメモリ制御回路３に通知し、メモリ制御回路
３はコントロー／Ｉ／Ａ信号２１によってブロックへの
メモリ１１に対してアクセスサイク／Ｌ／６を、コント
ロー）ｖＢ信号２２によってブロックＢのメモリ１２に
対してリフレッシュサイクル７を同時に実行する。
同様にメモリリード信号１３もしくはメモリライト信号
１４が１となってメモリアクセス要求信号１が１になる
とき、アドレスＡ１信号９が０ならば、ブロックＡのメ
モリ１１に対してリフレッシュサイクル７を、ブロック
Ｂのメモリ１２に対してアクセスサイク／Ｉ／６を同時
に実行する。
１４が１となってメモリアクセス要求信号１が１になる
とき、アドレスＡ１信号９が０ならば、ブロックＡのメ
モリ１１に対してリフレッシュサイクル７を、ブロック
Ｂのメモリ１２に対してアクセスサイク／Ｉ／６を同時
に実行する。
このように本発明の実施例のメモリ制御装置によれば、
リフレッシュをブロック毎に独立に行うためアクセスサ
イク／Ｉ／６と同時に他のブロックのメモリへのリフレ
ッシュサイク）Ｖ７が実行され、リフレッシュサイク／
Ｉ／７に余分な時間が不必要になる。
リフレッシュをブロック毎に独立に行うためアクセスサ
イク／Ｉ／６と同時に他のブロックのメモリへのリフレ
ッシュサイク）Ｖ７が実行され、リフレッシュサイク／
Ｉ／７に余分な時間が不必要になる。
なお、当実施例ではデータバスが１６ビツト幅であった
が、これは他のビット幅であってもよい。
が、これは他のビット幅であってもよい。
このときデータ処理装置全体のバス構成に見合ったビッ
ト幅を選択することでデータ処理装置のノ・−ドウエア
を最適化することが可能である。
ト幅を選択することでデータ処理装置のノ・−ドウエア
を最適化することが可能である。
発明の効果
以上の実施例から明らかなように、メモリへのアクセス
とリフレッシュの実行が時間的に重複できるだめ、リフ
レッシュのために余分な時間を必要とせず、簡単な構成
にも拘らず効率的なデータ処理装置が実現できるもので
ある。
とリフレッシュの実行が時間的に重複できるだめ、リフ
レッシュのために余分な時間を必要とせず、簡単な構成
にも拘らず効率的なデータ処理装置が実現できるもので
ある。
第１図は本発明の一実施例のメモリ制御装置における回
路の構成図、第２図は同実施例のメモリ制御装置により
制御されるメモリの動作の様子を示す概念図、第３図は
従来のメモリ制御装置における回路の構成図、第４図は
前述の従来例のメモリ制御装置により制御されるメモリ
の動作の様子を示す概念図である。 １・・・・・・アクセス要求信号、３・・・・・・メモ
リ制御回路、９・・・・・・アドレスＡ１信号、１１・
・・・・・ブロックＡのメモリ、１２・・・・・・ブロ
ックＢのメモリ、１３・・・・・・メモリリード信号、
１４・・・・・・メモリライト信号、１５・・・・・・
オア回路、１６・・・・・・アンド回路、１７・・・・
・・セレクトＡ信号、１８・・・・・・インバータ回路
、１９・・・・・・アンド回路、２ｏ・・・・・・セレ
クトＢ信号、２１・・・・・・コントロー）ＶＡ倍信号
２２−、、、コントロールＢ信号。
路の構成図、第２図は同実施例のメモリ制御装置により
制御されるメモリの動作の様子を示す概念図、第３図は
従来のメモリ制御装置における回路の構成図、第４図は
前述の従来例のメモリ制御装置により制御されるメモリ
の動作の様子を示す概念図である。 １・・・・・・アクセス要求信号、３・・・・・・メモ
リ制御回路、９・・・・・・アドレスＡ１信号、１１・
・・・・・ブロックＡのメモリ、１２・・・・・・ブロ
ックＢのメモリ、１３・・・・・・メモリリード信号、
１４・・・・・・メモリライト信号、１５・・・・・・
オア回路、１６・・・・・・アンド回路、１７・・・・
・・セレクトＡ信号、１８・・・・・・インバータ回路
、１９・・・・・・アンド回路、２ｏ・・・・・・セレ
クトＢ信号、２１・・・・・・コントロー）ＶＡ倍信号
２２−、、、コントロールＢ信号。
Claims (1)
- 同時にアクセスされることのない複数のブロックに分割
されたメモリと、前記ブロックのうち１つのブロックの
メモリにアクセスが及ぶとき、同時に他のブロックのメ
モリをリフレッシュする回路とを具備したメモリ制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340606A JPH03203891A (ja) | 1989-12-29 | 1989-12-29 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340606A JPH03203891A (ja) | 1989-12-29 | 1989-12-29 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203891A true JPH03203891A (ja) | 1991-09-05 |
Family
ID=18338591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340606A Pending JPH03203891A (ja) | 1989-12-29 | 1989-12-29 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100499621B1 (ko) * | 1997-12-24 | 2005-09-08 | 주식회사 하이닉스반도체 | 액세스타임향상용반도체메모리장치 |
-
1989
- 1989-12-29 JP JP1340606A patent/JPH03203891A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100499621B1 (ko) * | 1997-12-24 | 2005-09-08 | 주식회사 하이닉스반도체 | 액세스타임향상용반도체메모리장치 |
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