JPH0797814B2 - メモリ制御装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数個のメモリから成るメモリバンクを備え
た通信装置、特にカラーファクシミリ等に使用して好適
なメモリ制御装置に関する。

従来の技術 従来のこの種のメモリ制御装置の一例を第６図に示す。

第６図はカラーファクシミリに適用された従来のメモリ
装置の概略構成を示すもので、この装置は、複数のダイ
ナミックメモリ（DRAM）、例えばＲメモリ１、Ｇメモリ
２及びＢメモリ３を備えたメモリバンクと、そのリフレ
ッシュ制御部４と、前記R,G,Bメモリ1,2,3のリード／ラ
イトを制御するリード／ライト制御部５と、前記R,G,B
メモリ1,2,3の入出力データバス6,7,8を切替えるための
セレクタ９等を備えて成り、前記リード／ライト制御部
５とセレクタ９に、マイクロプロセッサ（CPU）（CPUバ
ス10）からのメモリ選択制御信号11を入力して、CPUの
ソフトウェア処理（CPUのプログラム実行）によって前
記R,G,Bメモリ1,2,3を切替える構成になっている。

発明が解決しようとする問題点 このように、従来のメモリ制御装置では、メモリバンク
の各メモリの切換処理をCPUのプログラムで実行してい
るために、必然的に、メモリ切換時に数μｓのメモリ切
換処理時間が必要となる。第７図は、このことを図示し
たものである。

従ってこの種の従来のメモリ制御装置には、メモリ出力
データをセレクタ入出力データバス12（第６図参照）を
介して高速の通信制御部（図示せず）にDMA転送する場
合に、各メモリ出力データの切れ目で転送処理時間が長
くなるという問題があった。

また、その問題を解決するためには、メモリ（セレクタ
入出力データバス12）からのデータの転送先である通信
制御部で、転送処理時間の変動を吸収するためのバッフ
ァメモリを用意する必要がある。それがため、回路規模
が増大するといった問題が発生する。

本発明は、上述の問題点に鑑みてなされたもので、回路
規模を増大させることなく、メモリバンクの各メモリを
ハードウェア処理で高速に切替えることができるメモリ
制御装置を提供することを目的とする。

問題点を解決するための手段 本発明は上述の問題点を解決するため、固有パターンが
周期的に書込まれたメモリを同一アドレス空間上に複数
個配設して成るメモリバンクと、その複数個のメモリの
入出力データバスを切替えるセレクタと、前記各メモリ
内に書込まれた固有パターンを検出するパターン検出部
と、前記メモリの転送アドレスと転送語数を含む参照ブ
ロックの集合から成る参照テーブルを備えたダイレクト
・メモリ・アクセス・コントローラ（DMAC）と、前記パ
ターン検出部からのパターン検出信号により前記セレク
タの入出力データバスの選択状態を変化せしめてメモリ
切替えを行う手段と、そのメモリ切替えと同期して前記
DMACの参照テーブルの参照ブロックを更新せしめる手段
とを備え、ハードウェア処理で前記パターン検出信号に
よる各メモリの切替えを行うようにしたものである。

作用 本発明は、上述の構成によって複数個のメモリがハード
ウェア処理で切替えられるため、従来のように各メモリ
を切替えるためのソフトウェアの処理時間を必要としな
い。従ってソフトウェアの処理時間の変動を吸収するた
めのバッファメモリも不要となる。このため、回路規模
を増大させることなく、データ転送の高速化を実現する
ことができる。

実施例 第１図は本発明に係るメモリ制御装置の一実施例を示す
概略構成ブロック図で、この実施例では、カラーファク
シミリへの適用例を示したものである。

第１図においては、21はＲメモリ（DRAM）、22はＧメモ
リ（DRAM）、23はＢメモリ（DRAM）で、これらR,G,Bメ
モリ21,22,23は同一アドレス空間上に配設され、一般に
は、複数個配設されるメモリバンクを構成している。
尚、以下の説明において、単にメモリと称した場合に
は、前記各R,G,Bメモリ21,22,23を含めた意味である。

24は前記Ｂメモリ23の入出力データバス（以下、Ｂデー
タバスという）、25は前記Ｇメモリ22の入出力データバ
ス（以下、Ｇデータバスという）、26は前記Ｒメモリ21
の入出力データバス（以下、Ｒデータバスという）、27
はこれら各データバス24,25,26（各々16ビット）を前記
メモリ内のデータ及びメモリに書込まれたデータ（後述
する）に基づいて選択切替えするセレクタ、28はそのセ
レクタ27の入出力データバスである。

29はメモリ内に書込まれたメモリ切替パターン（以下、
固有パターンという。詳細は後述する。）を検出するた
めのパターン検出部、30はその検出部29の出力信号で、
前記セレクタ27とメモリのリード／ライト制御部31への
入力信号になる。

32はＲメモリ21のリード／ライト制御信号（RWE）、33
はＧメモリ22のリード／ライト制御信号（GWE）、34は
Ｂメモリ23のリード／ライト制御信号（BWE）、35はラ
イトネーブル信号（WE）で、WE35はコントロールバス36
から出力される。

37はメモリのリフレッシュ制御部、38はメモリにメモリ
アドレスを入力するアドレスバス、39,40はメモリをア
クセスするための制御信号（RAS,CAS）、41はアドレス
バス、42はROM,RAMから成る記憶部、43はマイクロプロ
セッサ（CPU）、44はダイレクト・メモリ・アクセス・
コントローラ（DMAC）、45はデータバスである。

第２図は同一のメモリアドレスa1空間上に配設された前
記Ｒメモリ21、Ｇメモリ22及びＢメモリ23のそれぞれ内
部データの割当て（構造）を示したものである。

各R,G,Bメモリ21,22,23の内部には、メモリ切替えのた
めのパターン、所謂固有パターン21a,21b,22a,22b,23a,
23bが周期的に、つまり所定のアドレス毎にメモリ内デ
ータに対して書込まれている。

この実施例では、各ライン（第１ライン、第２ライン・
・・）毎に、各R,G,Bメモリ21,22,23の内部データ（Ｒ
成分第１ライン画データ、Ｒ成分第２ライン画データ、
Ｇ成分第１ライン画データ，・・・）に対してその最後
の部分に固有パターン21a,21b,・・・を書込んでいる。

第３図は前記メモリの切替タイミングを示すタイムチャ
ートで、同図中、46は前記メモリ内に書込まれた固有パ
ターンの検出を指示するパターン検出部29内のパターン
検出信号で、この信号46はパターン検出部29の出力信号
30に対応している。47〜49はメモリの入出力データバス
24〜26のどのデータバスを選択するかを指示する制御信
号で、47はＲメモリ21を選択することを指示するセレク
ト信号、48はＧメモリ22を選択することを指示するセレ
クト信号、49はＢメモリ23を選択することを指示するセ
レクト信号である。

前記セレクト信号47中の斜線部分は、その区間で前記パ
ターン検出信号46によりＲメモリ21の入出力データバス
24が選択されていることを示している。同様に、前記セ
レクト信号48中の斜線部分は、Ｇメモリ22の入出力デー
タバス25が、また前記セレクト信号49中の斜線部分はＢ
メモリ23の入出力データバス26が、それぞれ選択されて
いることを示している。

要するに、メモリからデータを読出す場合は、パターン
検出部29からのパターン検出信号46によってメモリの入
出力データバス24〜26の選択状態が前記各斜線部分の区
間で変化する。つまり、ハードウェア処理によってパタ
ーン検出によるメモリ切替えが行われる。

50はメモリからのデータ（第１ラインのデータA1,A2,A
3、第２ラインのデータB1,・・・）の転送と、その時に
DMAC44が参照する参照テーブル（以下、リンクアレイ・
テーブルという）51（第４図参照）との対応関係を示し
たものである。

前記リンクアレイ・テーブル51はDMAC44内に設けられて
いて、そのDMAC44又はCPU43がメモリをアクセスしてデ
ータ転送を行なう時に参照するもので、第４図に示すよ
うに、第１ラインのデータA1,A2,A3、に対応した参照ブ
ロックA1,A2,A3と、第２ラインのデータB1,B2,B3に対応
した参照ブロックB1,B2,B3といった具合に、各ラインの
データの数に対応した参照ブロックを各ライン毎に集合
せしめて、これらを連設したものから成る。

前記各参照ブロックA1,A2,・・・の内部構造は、第４図
に示す如く、メモリアドレス（メモリの転送アドレス）
と、転送ワード数（転送語数）と、リンクアドレスとか
ら成る。

前記メモリアドレスはDMAC44がデータ転送を開始するア
ドレスであり、転送ワード数は前記メモリアドレスから
何ワード転送するかを示すもので、所定のアドレス、つ
まりメモリ内に書込まれた固有パターンの周期に対応す
るように設定される。また、前記リンクアドレスは例え
ば参照ブロックA1の転送を終了した後どのテーブルの参
照ブロックを参照すべきかを示すポインタである。

ここに参照ブロックA1〜A3のメモリアドレスには同一の
メモリアドレスa1が書かれている。つまり、参照ブロッ
ク例えばＡ（Ａ＝A1,A2,A3）に書込まれたメモリアドレ
ス（例えばa1）は、連続するｎ個の参照ブロック（例え
ばA1,A2,A3）に対して同一であって、メモリアドレスが
同一となる参照ブロックがメモリの数だけ連続して参照
されるようになっている。

第５図はこの実施例におけるカラーファクシミリ内での
本発明に係るメモリ制御装置の位置付けを示したもので
ある。同図中、60はカラースキャナ、61はカラープリン
タ、62は発明に係るメモリ制御装置（第１図参照）、63
は通信制御部、64〜66はカラースキャナ60からメモリに
書込まれるR,G,Bデータ信号、67〜69はメモリからカラ
ープリンタ61へのR,G,Bデータ信号、70はメモリ制御部6
2への入出力データ信号、71は回線への入出力データ信
号である。回線上ではその信号71はR,G,B1ライン毎に伝
送される。

次に以上のように構成されたメモリ制御装置（第１図〜
第４図参照）について、以下その動作を説明する。

先ずＲメモリ21、Ｇメモリ22、Ｂメモリ23からデータを
読出す場合はDMAC44からメモリアドレスがアドレスバス
41に出力され、ライトイネーブル35は“H"レベルとな
る。この時リード／ライト制御部31の出力RWE32,GWE33,
BWE34も全て“H"レベルとなる。すなわち全てのメモリ
に対して読出し状態となりＲデータバス26、Ｇデータバ
ス25、Ｂデータバス24上にアドレスバス38からのメモリ
アドレスのデータが読出される。

パターン検出部29の出力信号30（パターン検出信号46）
は、初期設定としてＲメモリ21を選択する。従ってセレ
クタ27の入出力データバス28にはＲデータバス26のデー
タが出力する。

DMAC44は第４図のリンクアレイ・テーブル51に書かれた
転送ワード数だけの転送が終了するまで、読出すメモリ
アドレスを更新しながら、転送動作を続ける。

一方、メモリ内に書込まれた固有パターン（第２図参
照）が読出されるまではメモリの選択状態は変化せずＲ
メモリ21が選択された状態で、そのデータが前記データ
バス28上に出力される。前記固有パターンが読出される
と第３図のパターン検出信号46が検出部29の内部で発生
し、第３図のセレクト信号47,48に示すようにセレクタ2
7出力がＲメモリ21からＧメモリ23に変化する。つま
り、パターン検出部29からのパターン検出信号46により
メモリの入出力データバス24〜26の選択状態が変化する
（この場合、Ｇデータバス25を選択した状態となってい
る。） 同時にDMAC44はリンクアレイ・テーブル51の参照ブロッ
クA1の参照を終了し、次の参照ブロックA2を参照して転
送を続行する。つまり、DMAC44はリンクアレイ・テーブ
ル51の参照ブロックの更新を行いながらデータ転送を実
行する。

更新された参照ブロックA2とメモリアドレスは前記参照
ブロックA1と同様のメモリアドレスa1であるため再度、
同一のアドレス空間から転送を始める。

この時、セレクタ27はＧデータバス25の選択状態となっ
ているため、Ｒデータバス26、Ｇデータバス25、Ｂデー
タバス24のうちＧデータバス24上のデータだけが、セレ
クタ27の入出力データバス28上に出力される。

この動作を続けメモリ内に書込まれた固有パターンを検
出すると第３図のセレクト信号48,49に示すようにＧメ
モリ22からＢメモリ23にセレクタ27の選択状態が変化す
る。

これを繰り返すことにより、R,G,Bメモリ21〜23のデー
タは１ライン毎にセレクタ27の入出力データバス28上に
出力される。

この間CPU43は、メモリ切替えのためのプログラム処理
を行なわない。つまり、ハードウェアの処理で、メモリ
内に書込まれた固有パターンの検出によるメモリ切替え
を実行している。それと同期してDMAC44のリンクアレイ
・テーブル51もソフトウェア処理により切替わる。

次にメモリへの書込み動作について説明する。メモリ書
込み時、入力データはセレクタ27の入出力データバス28
から入力される。そのデータバス28上の入力データはパ
ターン検出部29の出力信号30（パターン検出信号46）に
基づいてどのメモリデータバス24〜26に乗せるかが決定
される。

ここで、パターン検出部29の出力信号30は初期設定とし
てＲデータバス26を選択しているものとする。このメモ
リ選択信号30は、リード／ライト制御部31にも入力され
ていて、ここで、書込むメモリに対応した制御信号RWE3
2,GRE33,BRE34のうち何れかが“L"レベルになる。

最初はＲメモリ21が選択されているのでRWE32が“L"レ
ベルとなり、他は“H"レベルとなる。従ってＲメモリ21
に対しては書込み状態、他のG,Bメモリ22,23に対しては
読出し状態となる。

この場合、メモリへの書込みは前述した読出しの場合と
同様、第４図のリンクアレイ・テーブル51を参照して行
われる。

パターン検出部29で固有パターンを検出すると、その固
有パターンをメモリに書込んだ後、セレクタ27の選択状
態がＲメモリ選択状態からＧメモリ選択状態に変わり、
リンクアレイ・テーブル51の参照ブロックもA1からA2に
変わる。

つまり固有パターンがメモリに書込まれると、ハードウ
ェア処理によりセレクタ27のメモリデータバス24〜26の
選択状態が変化しメモリ切替えが実行される。と同時に
DMAC44のリンクアレイ・テーブル51の参照ブロックもソ
フトウェア処理により切替え更新される。

この状態下においてセレクタ27からのデータがＧメモリ
23に書込まれる。尚、ソフトウェア処理によるリンクア
レイ・テーブル51の切替えとハードウェア処理によるメ
モリデータバス24〜26の切替動作は同期せしめられてい
る。

以上の動作を繰り返し実行することにより、メモリへの
書込みが行われる。その書込みがなされたメモリの内部
は、第２図に示すようなデータ構造となる。

上述したように、メモリへの書込み動作時においても、
読出し時と同様に、CPU43はメモリ切替えのためのプロ
グラム処理を実行していない。

発明の効果 以上の説明から明らかなように、本発明はメモリバンク
の入出力データバスを、メモリ内のデータ及びメモリ内
に書込まれた固有パターンに基づいて切替えるようにし
たので、従来のようにメモリを切替えるためのソフトウ
ェア処理が不要となり、回路規模を増大させることなく
データ転送処理の高速化を実現し得るという効果を有す
るものである。

【図面の簡単な説明】

第１図は本発明に係るメモリ制御装置の一実施例を示す
概略構成ブロック図、第２図はメモリ内部のデータ構造
の一例を示すデータ割当図、第３図はメモリの切替タイ
ミング図、第４図はリンクアレイ・テーブル（参照テー
ブル）の構造図、第５図は本発明が適用されたカラーフ
ァクシミリの概略構成を示すブロック図、第６図は従来
のメモリ制御装置の概略構成を示すブロック図、第７図
はメモリ切換の処理時間を説明するための概念図であ
る。 21……Ｒメモリ、22……Ｇメモリ、23……Ｂメモリ、21
a,21b,22a,22b,23a,23b……固有パターン（メモリ切換
パターン）、24……Ｂメモリの入出力データバス（Ｂデ
ータバス）、25……Ｇメモリの入出力データバス（Ｇデ
ータバス）、26……Ｒメモリの入出力データバス（Ｒデ
ータバス）、27……セレクタ、29……パターン検出部、
31……リード／ライト制御部、44……ダイレクト・メモ
リ・アクセス・コントローラ（DMAC）、51……リンクア
レイ・テーブル（参照テーブル）、a1……メモリアドレ
ス（メモリの転送アドレス）。

Claims (1)

【特許請求の範囲】
1. 【請求項１】固有パターンが周期的に書込まれたメモリ
   を同一アドレス空間上に複数個配設して成るメモリと、
   この複数個のメモリの入出力データバスを切替えるセレ
   クタと、前記各メモリ内に書込まれた固有パターンを検
   出するパターン検出部と、前記メモリの転送アドレスと
   転送語数を含む参照ブロックの集合から成る参照テーブ
   ルを備えたダイレクト・メモリ・アクセス・コントロー
   ラ（DMAC）と、前記パターン検出部からのパターン検出
   信号により前記セレクタの入出力データバスの選択状態
   を変化せしめてメモリ切替えを行なうと共に、そのメモ
   リ切替えと同期して前記DMACの参照テーブルの参照ブロ
   ックを更新せしめる制御手段とを備えたことを特徴とす
   るメモリ制御装置。