JPH03204079A - データ処理システムおよびデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ処理装置に関し、特に、その多項式等の
高速演算に関するものである。

［従来の技術］ 近年の大規模な数値計算の要求に応えるため、大規模数
値計算専用のデータ処理装置、たとえばデータ処理装置
が開発されている。

このデータ処理装置は、一般に専用のアーキテクチャを
有する５すなわち、たとえばｎ個のデータをひとかたま
りのベクトルデータとして命令のオペランドで指定する
ことができ、また、１命令でベクトルデータの各要素デ
ータに同一の演算を実施することができる。このような
命令のことをバク１−ル命令という。

ところで、ＦＯＲＴＲＡＮで記述した次の処理は、ベク
トル命令で実行可能である。

Ｄｏ　　１００　　Ｉ＝１、Ｎ Ａ（Ｉ）＝Ｂ（Ｉ）＋　Ｃ（Ｉ） １００　Ｃ０ＮＴ　Ｉ　ＮＵＥ すなわち、ベクトル命令では、 ｓｅｔ　ｖｅｃｔｏｒ　ｌｅｎｇｔｈ　　’Ｎ’ｖｅｃ
ｔｏｒ　１ｏａｄ　　ＶＲＯ←ｚ　Ｂ　ｐｖｅｃｔｏｒ
　１ｏａｄ　　ＶＲＩ←１Ｃ１ｖｅｃｔｏｒ　ａｄｄ　
　　ＶＲ２４−ＶＲＯ＋ＶＩ１１ｖｅｃｔｏｒ　５ｔｏ
ｒｅ　　ＶＲ２→ｌ　Ａ　Ｔｐｒｏｃｅｓｓｉｎｇ　ｅ
ｎｄ のように処理される。

ここでＶＲｍはベクトルデータを保持するデータ処理装
置内のバッファ記憶部のアドレスを示す（この記憶部を
ベクトルレジスタともいう）。

しかし、次のような多項式の場合は前記のベクトル命令
では処理が困難である。

Ｘ＝（（（Ａ＋Ｂ）＊Ｃ−Ｄ）＊Ｅ＋Ｆ）＊Ｇ＋Ｈ。

このようなループ構造をとらない処理は、ＲＥＤＵＣＥ
やＬＩＳＰのような数式処理の結果を実際に値を代入し
て評価するような場合に多く出現する。

ここで、この多項式は、下記の１ｔｅｒａｔｉｏｎ型の
ベクトル演算に帰着できる。

Ｗ＝Ａ Ｗ＝Ｗ＋Ｂ Ｗ＝Ｗ＊Ｃ Ｗ＝Ｗ−Ｄ Ｗ＝Ｗ＊Ｅ Ｗ＝Ｗ＋Ｆ Ｗ＝Ｗ＊　Ｇ Ｘ＝Ｗ＋Ｈ 式中、Ｗはワークレジスタの内容を示す。

以上の各）式は、ベクトルデータ（Ａ、Ｂ、Ｃ１Ｄ、Ｅ
、Ｆ、Ｇ、Ｈ）とコードバク１−ル（ｍｏｖｅ、＋、＊
、−本、＋、＊、＋）とスカラデータＷの組合せで表わ
されている。スカラデータＷは式を評価する毎に変化す
る。

したがって上記の演算は１ｔｅｒａｔｉｏｎの一種であ
って、本来データ処理装置で実行可能である。

しかし、従来の１ｔｅｒａｔｉｏｎ命令をベクトル処理
できるデータ処理装置の１ｔｅｒａｔｉｏｎハードウエ
アそのままでは、この多項式を処理できない。

この多項式を処理するためには、演算オペレーションを
ベクトル要素毎に変えるような特殊な１ｔｅｒａｔｊｏ
ｎ演算器が必要であるからである。

このような１ｔｅｒａｔｉｏｎ演算器を備えたデータ処
理装置としては、特開昭６１−１６０１７６号公報に記
載されている被演算ベクトルデータの中に演算オペレー
ションを埋めこむようなアーキテクチャを持ったデータ
処理装置等が知られている。

［発明が解決しようとする課題］ 前記の従来技術によれば、前記多項式のような演算を高
速に行うことができる。

しかし、この技術においては、多項式のｉ’ｔｅｒａｔ
ｉｏｎ演算はベクトル化されているとは言えない。被演
算ベクトルデータ中に演算オペレーションが埋めこまれ
ている点が制約になっている。

したがって、前記従来技術によれば、コードベクトル（
ｍｏｖｅ、＋、＊、−１等）とベクトルデータとを独立
のベクトルとして扱えず、また、ベクトルレジスタ等の
記憶領域の大きさが変則的なものとなっていた。すなわ
ち、データ処理装置本来の資源を充分に活用できず、ま
た、処理の自由度や融通性に乏しかった。

そこで、本発明は、その実現に必要な、１、ベクトル命
令制御方式、 ２、パイプライン演算器、 ３、ベクトル・レジスタ等の制御方式、を明確にするこ
とにより、ベクトル化した多項式の１ｔｅｒａｔｉｏｎ
演算を、高速に実行することができるデータ処理装置お
よびデータ処理システムを提供することを目的とする。

［課題を解決するための手段］ 前記目的達成のために、本発明は、命令に従い、命令の
オペランドで指定される記憶領域に格納されている、１
以上のコードが各々規定する処理を実行する演算器を備
えたプロセッサと、該１以上のコードを格納する記憶部
と、を有することを特徴とする第１のデータ処理システ
ムを提供する。

また１本発明は、命令の発行に先立ち、１以上のコード
データをベクトルエレメントとするコードベクトルデー
タを記憶する記憶部と、被処理データをベクトルエレメ
ントとするベクトルデータを格納するベクトルレジスタ
と、発行された命令に従い、記憶部の、命令のオペラン
ドで指定される記憶領域に記憶されている、前記コード
ベクトルデータを格納するコードベクトルレジスタと、
コードベクトルレジスタに格納されたコードベクトルデ
ータに基づいて、ベクトルレジスタに格納されたベクト
ルデータを、順次処理する手段を備えたパイプライン演
算器とを有するプロセッサと、 を有することを特徴とする第２のデータ処理システムを
提供する。

また、さらに、本発明は前記目的達成のために、ユーザ
プログラムから明示的にアクセスできる、１以上のコー
ドデータを格納するバッファ記憶部と、受信したコード
データが各々規定する処理を実行する手段を備えた演算
器と、バッファ記憶部から演算器へのデータ転送パスと
、該データ転送パスを用いて、バッファ記憶部から演算
器へのデータ転送を制御する手段とを有することを特徴
とする第１のデータ処理装置を提供する。

また、前記目的達成のために、被処理データをバク１〜
ルエレメントとするベクトルデータを格納するベクトル
レジスタと、ベクトルデータ、もしくは、各々処理を規
定するコードデータをベクトルエレメントとするコード
ベクトルデータを格納するコードベクトルレジスタと、
コードベクトルレジスタに格納されたコードベクトルデ
ータに基づいて、ベクトルレジスタに格納されたベクト
ルデータを処理する手段を備えたパイプライン演算器と
を有することを特徴とする第２のデータ処理装置を提供
する。

また、本発明は、被処理データをベクトルエレメントと
するベクトルデータを格納するベクトルレジスタと、前
記被処理データと異なるビット数より成る、各々処理を
規定するコードデータを、ベクトルエレメントとするコ
ードベクトルデータを格納する、前記ベクトルレジスタ
のエレメントレジスタと異なるビット数を格納するコー
ドバク１〜ルエレメントレジスタより成る、コードベク
トルレジスタと、コードベクトルレジスタに格納された
コードベクトルデータに基づいて、ベクトルレジスタに
格納されたベクトルデータを処理する手段を備えたパイ
プライン演算器とを有することを特徴とする第３のデー
タ処理装置を提供する。

すなわち、水弟３のデータ処理装置は、ベグ１−ルレジ
スタのビット巾は通常３２又は６４ビツトであるのに対
し、コードデータが数ビット（〜４ビット程度）で足り
る場合に、演算データのためのベクトルレジスタとコー
ド保持のためのベクトルレジスタを分け、ハードウェア
量の削減を図り、また、処理の簡略化を図ったものであ
る。

なお、前記第２および第３のデータ処理装置においては
、パイプライン演算器の処理を規定するコードが、複数
の、異る演算ステージ処理の組合せである場合にも、パ
イプライン演算器において無効ステージが生じないよう
に、各処理のチェイニングを行う論理部を備えるのが好
ましい。

また、前記目的達成のために本発明は、オペランドによ
り指定される記憶領域に格納された１以上のコードが各
々規定する演算器の処理の実行を指示する命令を含む命
令セットを備えたことを特徴とする第４のデータ処理装
置を提供する。

［作用］ 本発明に係る第１のデータ処理システムによれば、プロ
セッサは、命令を解釈し、記憶部の命令のオペランドで
指定される記憶領域に格納されている、１以上のコード
を読み込み、演算器においてコードが各々規定する処理
を実行する。

また、本発明に係る第２のデータ処理システムによれば
、プロセッサは、発行された命令を解釈し、記憶部の、
命令のオペランドで指定される、記憶領域に格納されて
いる、コードベクトルデータを格納するコードベクトル
レジスタに読み込み、ベクトルデータをベクトルレジス
タに読み込み、演算器において、コードベクトルレジス
タに格納されたコードベクトルデータに基づいて、ベク
トルレジスタに格納されたベクトルデータを、順次処理
する。

また、さらに、本発明に係る第１のデータ処理装置によ
れば、バッファ記憶部に格納された１以上のコードデー
タが、データ転送パスを介して演算器へ転送される。そ
して、演算器は受信したコードデータが各々規定する処
理を実行する。

また、本発明に係る第２のデータ処理装置によれば、パ
イプライン演算器はコードベクトルレジスタに格納され
たコードベクトルデータに基づいて、ベクトルレジスタ
に格納されたベクトルデータを処理する。本発明に係る
第３のデータ処理装置の作用もこれと同様である。

なお、前記第２および第３のデータ処理装置に前記論理
部を備えた場合、論理部は、パイプライン演算器の処理
を規定するコードが、複数の、異る演算ステージ処理の
組合せである場合にも、パイプライン演算器において無
効ステージが生じないように、各処理のチェイニングを
行う。

また、本発明に係る第４のデータ処理装置によれば、オ
ペランドにより指定される記憶領域に格納された１以上
のコードが各々規定する演算器の処理の実行を指示する
命令を含む命令セットを備え、該命令に従いその処理を
実−行する。

（以下余白） ［実施例］ 以下１本発明に係るデータ処理装置の一実施例を説明す
る。

まず１次の２つの多項式 ％式％ ） の演算を例にとり、本実施例に係るデータ処理装置にお
ける処理方式について説明する。

まず、多項式、 ｘ＝（（（Ａ＋Ｂ）＊Ｃ−Ｄ）＊Ｅ＋Ｆ）＊Ｇ＋Ｈ・・
・（１） については、前述したように、以下のようにに変形する
。

ｗ＝Ａ　　　　　　　　　　　　　　　　　　、（２）
Ｗ＝Ｗ＋Ｂ　　　　　　　　　　　　　　　・・・（３
）ｗ＝ｗ＊ｃ　　　　　　　　　　　　　　　・・・（
４）Ｗ＝Ｗ−Ｄ　　　　　　　　　　　　　　・・（５
）Ｗ＝Ｗ＊Ｅ　　　　　　　　　　　　　　・・・（６
）Ｗ＝Ｗ＋Ｆ　　　　　　　　　　　　　　・・・（７
）Ｗ　＝　Ｗ　＊　Ｇ　　　　　　　　　　　　　　・
・・（８）Ｘ＝Ｗ＋Ｈ・・（９） （２）〜（８）式は、ベクトルデータ（Ａ、Ｂ、Ｃ１Ｄ
、Ｅ、Ｆ、Ｇ、Ｈ）とコードベクトル（ｍｏｖｅ、＋、
木、−１木、＋、＊、＋）とスカラデータＷの組合せで
表わされている。スカラデータＷは式を評価する毎に変
化する。したがって（２）〜（８）の演算は１ｔｅｒａ
ｔｉｏｎの一種であってデータ処理装置で実行可能であ
る。

また多項式、 Ｘ＝（Ａ＋Ｂ）零Ｃ＋（Ｄ−Ｅ）木Ｆ　−Ｇ　＋Ｆｌ・
・・（１０）については、 Ｗ（１）＝Ａ　　　　　　　　　　　　　　　・・・（
１１）Ｗ（１）＝Ｗ（１）十Ｂ　　　　　　　　　　　
・・・（１２）Ｗ（１）工ｗ（Ｂ＊ｃ　　　　　　　　
　　　・・・（１３）Ｗ（２）＝Ｄ　　　　　　　　　
　　　　　　　　　　・・・（１４）Ｗ（２）＝Ｗ（２
）−Ｅ　　　　　　　　　　　　　　・・（１５）Ｗ　
（２）　＝　Ｗ　（２）　＊　Ｆ　　　　　　　　　　
　　　・・・（１６）Ｗ（２）＝Ｗ（２）−Ｇ　　　　
　　　　　　　　　・・・（１７）Ｗ（２）＝Ｗ（２）
＋Ｈ・・（１８） ｘ＝ｗ（２）＋Ｈ（１）　　　　　　　　　　　　・・
・（１９）のように変形する。

この場合（１１）〜（１３）、（１４）〜（１８）、（
１９）のように分割し、前記の１ｔｅｒａｔｉｏｎ演算
方式に帰着させることができる。

すなわち、コードベクトルを（ｍｏｖｅ、＋、＊、ｍｏ
ｖｅ　＆　ｃｈａｎｇｅ　、　−＊、−１＋　、　ｍｅ
ｒｇｅ）のようにすれば１つの１ｔｅｒａｔｉｏｎ演算
に帰着できる。

ここで、ｍｏｖｅ　＆　ｃｈａｎｇｅは異るワークレジ
スタへ中間結果をストアすることをさし、ｍｅｒｇｅは
２種類のワークレジスタの結果を加算することを示す。

本実施例に係るデータ処理装置において、各ベクトル要
素は主記憶からベクトル長レジスタに保持される。ベク
トル長レジスタは演算開始に先立ってセットアツプ命令
によってセットされる。セットアツプ命令は、ベクトル
命令の一種である。

コードがｍｅｒｇｅの場合は、被演算データは主記憶（
又はベクトルレジスタ）からでなく、ワークレジスタの
内容となる。

ベクトル演算の場合、ベクトル要素数はベクトル長レジ
スタに保持される。ベクトル長レジスタは演算開始に先
立ってセラ１〜アツプ命令によってセットされる。セッ
トアツプ命令はベクトル命令の一種である。コードがｍ
ｅｒｇｅの場合、被演算データは主記憶（又はベクトル
レジスタ）からでなく、ワークレジスタとなる。この場
合、演算数は、ベクトルデータの要素数より１多くなる
ため、１ｔｅｒａｔｉｏｎ演算実行部をベクトル長＋１
で実行させる必要がある。

したがって、コードベクトル中にｍｅｒｇｅが存在する
場合としない場合で、命令制御動作は異ることになる。

そのため、多項式の１ｔｅｒａｔｉｏｎ型処理では２種
類のベクトル命令を定義する。

以上の処理をデータ処理装置の機械語で示せば、（１）
式は、 ｓｅｔ　ｖｅｃｔｏｒ　ｌｅｎｇｔｈ　　’Ｎ’ｖｅｃ
ｔｏｒ　１ｏａｄ　（ｉｎｄｉｒｅｃｔ　ａｄｄｒ、）
　ＶＲＯ４−（Ａ、Ｂ、Ｃ１・・・） ｖｅｃｔｏｒ　１ｏａｄ　　ＣＶＲｏ４−Ｃｏｄｅ　（
ｍｏｖｅ、　＋、本、・・・）ｉｔｅｒａｔｉｏｎ　（
ｔｙｐｅ＝　’１’　）　　１ＩＲ４−ｆ　（ＶＲＯｌ
ＣＶＲ，）ｓｔｏｒｅ　　ＷＲ→ｌ　Ｘ　ｊ のように表される。

また（１０）式は、 ｓｅｔ　　ｖｅｃｔｏｒ　　ｌｅｎｇｔｈ　　　　’　
Ｎ　’ｖｅｃｔｏｒ　１ｏａｄ　（ｉｎｄｉｒｅｃｔ　
ａｄｄｒ、）　ＶＲＯ４−（Ａ＋Ｂ。

Ｃ１・・・） ｖｅｃｔｏｒ　１ｏａｄ　　ＣＶＲ，４−Ｃｏｄｅ　（
ｍｏｖｅ、＋、＊、・・・）ｉｔｅｒａｔｉｏｎ（ｔｙ
ｐｅ＝’２’）　　ＶＲ４−／（ＶＲＯ，ＣＶＲｏ）ｓ
ｔｏｒｅ　　ＷＲ→ｔ　Ｘ　１ と表せる。

１ｔｅｒａｔｉｏｎ　（ｔｙｐｅ　＝　’２’　）は前
記２種類のベクトル命令の第２種であることを示し、１
ｔｅｒａｔｉｏｎ（ｔｙｐｅ　＝　’２’　）命令では
命令中に明示されたワークレジスタＷＲ以外に途中結果
を保持する１または複数の別のワークレジスタも使用さ
れるが、このワークレジスタの区別を、この第２種の命
令のオペコードで行う。また、前述したようしこ１ｔｅ
ｒａｔｉｏｎ演算実行部はベクトル長＋１で実行される
。

この１ｔｅｒａｔｉｏｎ命令はコードベクトルによって
示される命令列の起動を示し、この命令列により個々の
演算が順次実行される。

なお１以上にように変形された多項式の演算は、本実施
例に係るデータ処理装置において、概略、以下のように
実現される。

被演算ベクトルデータ（Ａ、Ｂ、・・・）、コードベク
トル等は間接アドレッシングによるベクトルロード命令
で主記憶からベクトルレジスタ、コードベクトルレジス
タヘローデイングする。なお、間接アドレッシングのベ
クトル命令は現在のデータ処理装置に標準的に装備され
ている。

そして、コードベクトルレジスタに格納したコードベク
トルにてパイプライン演算器を制御する。

また、パイプライン演算器の入力部に偏えたスイッチン
グ回路によって、被演算データのソースを、適宜ベクト
ルレジスタとワークレジスタとに切替え、また、同様に
出力部のスイッチング回路で、中間結果を２種類のワー
クレジスタに送出し、所望の演算を実行する。

以下、本実施例に係るデータ処理装置の一実施例の詳細
について説明する。

第１図にデータ処理装置の主要部である命令解読部、ベ
クトルレジスタ部、パイプライン演算部の構成を示す。

なお、命令、オペランドフェッチ・ストア部の構成は、
従来のデータ処理装置と同様であるので記載を省略する
。

図中、１は命令を格納するレジスタ、２．５はこの命令
を解釈するデコーダ、２０はコードベクトルを格納する
コードベクトルレジスタ（以下、ＣＶＲと記す）、１７
はコードベクトルレジスタ２０へのコードベクトルの格
納を制御するスイッチ回路、３はコードベクトルレジス
タ２０からのコードベクトルの読み出しを制御するスイ
ッチ回路、２１はバク１〜ルデータを格納するベクトル
レジスタ（以下、ＶＲと記す）、８はベクトルレジスタ
２１ヘベクトルデータの格納を制御するスイッチ回路、
６はベクトルレジスタ２１からのベクトルデータの読み
出しを制御するスイッチ回路である。

４はスイッチ回路３により、コードベクトルレジスタ２
０から読み出されたコードベクトルを解釈し、パイプラ
イン演算器７等を制御するデコーダ、１１はベクトルレ
ジスタ２１よりのパイプライン演算器７への供給データ
を切り替えるスイッチ回路、１３．１４はワークレジス
タ、１２はパイプライン演算器７の演算結果を格納する
ワークレジスタを切り替えるスイッチ回路、２１はパイ
プライン演算器７への供給データ源ワークレジスタ１３
．１４を切り替えるスイッチ回路である。

１０はレジスタ１に格納されるベクトル長を保持するレ
ジスタ、１８は演算の終了数を計数する終了カウンタ回
路、１９はＡＮＤ回路である。

次に、その動作について説明する。

主記憶から読出された命令はパス５３を経由してレジス
タ１に格納される。

まず、レジスタ１上の命令がベクトル長をセットする命
令の場合（前記ｓｅｔ　ｖｅｃｔｏｒ　ｌｅｎｇｔｈＩ
　Ｎ　＋等）は、デコーダ５はフィールドｌｃ上のデー
タをイミーディエイトデータとしてパス５７上に送出す
る。パス５７上のデータはレジスタ１０にセットされる
。

次に、主記憶上に１ｔｅｒａｔｉｏｎのコードベクトル
も被演算データも区別なく併置したコードベクトルおよ
び被演算データであるベクトルデータが同一種のバク１
−ル命令（前記ｖｅｃｔｏｒ　１ｏａｄ）によってフェ
ッチ処理が行われ、それぞれ、ＣＶＲ５ＶＲに格納され
る。

このフェッチ処理はレジスタ１に格納された命令をデコ
ーダが解読し、パス５６上の信号によって、スイッチン
グ回路８を制御し、主記憶からオペランドデータフェッ
チ部経由に読出されたベクトルデータを命令で指定した
ＶＲ又はＣＶＲに書込むことにより行う。

ところで、本実施例においては、前記したｊｔｅｒａｔ
ｉｏｎ命令を３つのフィールドから構成し、第１図にお
いてレジスタ１に格納された各フィールドを１８．１ｂ
、１ｃで表す。ここに、１ａは命令種を表し、１ｂは１
ｔｅｒａｔｉｏｎのコードベクトルが格納されているＣ
ＶＲの番号を示し、１ｃは被演算ベクトルが格納されて
いるＶＲの番号を示す。

フィールド１ａ上のデータは、デコーダ２で解読され、
命令が１ｔｅｒａｔｉｏｎ命令の場合、パス５４上にイ
ネーブル信号を送出する。

フィールド１ｂ上のデータは、スイッチング回路３に作
用し、命令オペランドに記されているＣ　Ｖ　ＲＪ：の
データをデコーダ４に送出する。

フィールド１ａ上のデータはデコーダ５で解読され、フ
ィールド１ａ上の命令種が被演算データをベクトルレジ
スダ（ＶＲ）から読出す種類の場合はパス５５上にＶＲ
選択信号を送出し、命令処理の結果をＶＲへ書込む種類
の場合は、パス５６上にＶＲ選択信号を送出する。

デコーダ５が出力するパス５５上の選択信号によって指
定されたＶＲ上の被演算データは、スイッチング回路６
を通ってパイプライン演算器７に送出される。

レジスタ１に１ｔｅｒａｔｉｏｎ命令（前記１ｊｅｒａ
ｊｌＯｎ（ｔｙｐｅ　＝　’１’　）　　ＷＲ４−ｆ　
（ＶＲＯｌＣＶＲｏ）等）がセットされると、フィール
ド１ｂで指定されたＣＶＲからコードが読出され、デコ
ーダ４で解読される。

コードを解読した結果はパス５０．６０〜６３に送出さ
れ、それぞれパイプライン演算器７、スイッチング回路
１１．１２、ワークレジスタ１３゜１４を制御する。

コードベクトルとこれらのリソースの動作を制御する各
パス上の信号との対応を第４図に示す。

第４図は第１図のデコーダ４のコードと出力パス５０．
６０〜６４上の信号値の関係を示したものであり。第４
図において、パス５０上のＭＶ、Ａ、Ｓ、Ｍ、Ｄはそれ
ぞれ移動、加算、減算、乗算、除算を示す。パス６０列
の数字は選択するパス番号を示す。パス６１列の数字は
選択するレジスタ番号を示す。パス６２．６３列のｍｏ
ｖｅとｓｅｔはレジスタヘデータをセットしない／する
ことを示し、パス６４列のｎｏｎｅは無信号を、　ｈｏ
ｌｄはスイッチング回路における信号セットおよびその
保持を、ｒｅｓｅｔはその初期化を示す。

以下、第４図を参照して１本装置の演算実行時の動作に
ついて説明する。

まず、スイッチング回路２１は、初期状態においては、
レジスタ１４の出力をパス６６上に送出するように作用
する。

解読したコードがｍｏｖｅの時は、デコーダ４は、パス
６０上に、パス６７上のデータを演算器７へ送る選択指
示信号送出し、また、パス６１」二に、演算器７の出力
をレジスタ１４へ送る選択指示信号を送出する。この両
選択指示信号により、スイッチング回路１１．１２は、
そのように作用する。

この時、パス６２．６４上には、信号は送出されない。

また、パス６３上には、レジスタ１４のセット信号が送
出される。演算器７には、ＭＶ動作指示指示がパス５０
上に送出され、演算器７は、そのように動作する。結果
、演算器７の出力がレジスタ１４にセットされる。

解読したコードが＋（以下、ａｄｄと記す）、−（以下
、５ｕｂｔｒａｃｔと記す）、＊（以下、ｍｕｌｔｉｐ
ｌｙと記す）、÷（以下、ｄｉｖｉｄｅと記す）の時も
、前記ｍｅｒｇｅを解読した時と同様に作用する。但し
、解読したコードに応じて、演算器７には、Ａ、Ｓ、Ｍ
、Ｄの動作指示指示がパス５０上に送出され、演算器７
は、そのように動作する。

解読したコードがｍｏｖｅ　＆　ｃｈａｎｇｅの時は、
デコーダ４は、パス６０上に、パス６７上のデータを演
算器７へ送る選択指示信号を送出し、パス６１上には、
演算器７の出力をレジスタ１３へ送る選択指示信号を送
出する。また、パス６２上にはｓｅｔ信号が送出され、
パス６３上には何も送出しない。これにより、演算器７
の出力はレジスタ１３にセットされる。

一方、パス５０上には、ｍｏｖｅ解読時と同様にＭＶ動
作指示信号が送出する。パス６４上にはレジスタ１３の
の出力の選択指示信号が送出され、スイッチング回路２
１は、レジスタ１３の出力をパス６６上に送出する。パ
ス６４の選択指示信号はｈｏｌｄ型の信号であり、デコ
ーダ４がｍｅｒｇｅを解読してパス６４上にｒｅｓｅｔ
信号を送出するまで、その値をスイッチング回路２１は
保持する。

解読したコードがｍｅｒｇｅの場合、デコーダ４はパス
６４上に、パス６５上のデータを演算器７へ送出する選
択指示信号が、パス６１上には、レジスタ１４を選択す
る信号が送出する。また、パス６２上には何も送出せず
、パス６３上にはｓｅｔ信号を、パス６４上にはｒｅｓ
ｅｔ信号を送出する。

これらの信号により、演算器７の信号は、レジスタ１４
にセットされ、スイッチング回路２１は初期状態に復帰
する。

以上、第４図を参照して、本装置の演算実行時の動作に
ついて説明した。

一次に、１コ一ド分の処理を終了すると、演算器７は、
パス５１上にパイプライン演算器７で１コ一ド分の処理
を終了したことを示す終了信号を送出する。該終了信号
はスイッチング回路１７に送られ、コードが格納されて
いるＣＶＲのポインタを１進める。一方パス５１上の信
号は、終了カウンタ回路１８にも送られ１ｔｅｒａｔｉ
ｏｎ命令の終了条件を生成する。

終了カウンタ回路１８は、デコーダ２から１ｔｅｒａ−
ｔｉｏｎ命令の種類をパス７０経出で、ベクトル長デー
タをレジスタ１０から受けとり、パイプライン演算器の
１コ一ト分の処理終了信号をパス５１を介して受信する
。これらより１ｔｅｒａｔｉｏｎ命令の完了を判断し、
１ｔｅｒａｔｉｏｎ命令の完了信号はパス７２上に送出
する。この信号はＡＮＤ回路１９で、命令が実行中であ
ることを示すパス７１上の信号と論理積がとられパス７
３上に次命令読出許可を示す信号が送出される。

なお、パス６５は１ｔｅｒａｔｉｏｎ演算の結果をデー
タ転送回路が読出すパスとして用いられる。

次に、パイプライン演算器７の詳細について、説明する
。

第２図に、パイプライン演算器の主要部分の構成を示す
。

パイプライン演算器の場合演算の種類によってステージ
数は異なるが１本実施例においてはｍｏｖｅ、について
１ステージ１１０、加、減算について１ステージ１１１
、乗算について２ステージ１１２、除算について４ステ
ージ１１３を想定する。

１００．１０１はスイッチング回路であり、１２０．１
２１はＯＲ回路、１２２はレジスタである。

さらに、また、異るステージの演算を組合せた１ｔｅｒ
ａｔｉｏｎ演算に無効ステージを生じないようにするた
め、各演算二二ツｌ−にデータが有効なことを示すバリ
ッド信号を伝播するパスを付加する。

このパスを１６０〜１６３で示す。

また、第３図において第１，２図と共通の論理回路、パ
スには同一の番号を附して示す。

なお、本実施例に係るパイプライン演算器ではｍｏｖｅ
、加減算、乗算、除算ユニツＩ−１１０−１１３は同時
に動作しない。

以下、その動作について説明する。

第１図に示したスイッチング回路１１から送出されるオ
ペランドデータは、パス１５０を通ってスイッチング回
路１００に入力する。また、もう一方のオペランドデー
タはパス６６を通ってスイッチング回路１０１に入力さ
れる。

そして、前述したパス５０上のコード情報によってスイ
ッチング回路１００，１０１が目的とする演算ユニット
へオペランドデータを送出する。

演算結果はパス１６４〜１６７を通ってＯＲ回路１２０
で集められ、レジスタ１２２に送られる。

ＯＲ回路１２１はバリッド信号を収集して１コ一ト分の
処理が完了したことを示す終了信号をパス５１」ユに送
出する。この終了信けはレジスタ１２２のセット信号と
しても使用する。

次に、第１図に示した終了カウンタ回路１８の詳細につ
いて説明する。

第３図に終了カウンタ回路１８の構成を示す。

図中、２はデコーダ、１０，２０２はレジスタ、２００
．２０３はセレクタ、２０４はカウンタ、２０５は比較
器である。

また、第３図において第１．２図と共通の論理回路、パ
スには同一の番号を附して示す。

以下、その動作について説明する。

前述したように、ベクトル長はレジスタ１０に格納され
る。

デコーダ２は１ｔｅｒａｔｉｏｎ命令の種類番こよって
ベクトル長に加えるべき数＋１〜＋３を選択する信号を
パス７０ａ上に送出する。該信号はセレクタ２００に作
用する。

そして、ベタ１−ル長とセレクタ２００によって選択さ
れた加算値は加算器２０１によって加算されレジスタ２
０２にセットされる。

デコーダ２は１ｔｅｒａｔｉｏｎ命令の種類によって、
命令完了までのコード数を選択する信号を７０ｂ上に送
出する。

この信号によってセレクタ２０３によってレジスタ１０
又は２０２のいずれかの値が全コード数としてパス２５
０上に送出される。

パス５１上にはコード処理が完了したことを示す終了指
示信号が送られる。この終了指示信号はカウンタ２０４
によって累計される。

カウンタ２０４の出力はパス２５０上のデータと比較回
路２０５によって比較され、両者が一致するとパス７２
上に信号値′１′が送出される。

この信号によってｊｔｅｒａｔｉｏｎ命令の完了が認識
される。

以上のように、本実施例によれば。

ＦＯＲＴＲＡＮにいうＤＯループ構造でない多項式のよ
うな型の文を直接ベクトル処理することができる。

この結果によって、ＲＥＤＵＣＥ等の数式処理言語等の
出力を効率良くベクトル処理し、計算速度を向上させる
ことができる。

また、実施例で示したように、コードベクトルを保持す
るＣＶＲをベクトルレジスタ（ＶＲ）と別に置くことに
より、そこに展開係数を保持し基本的な関数をデータ処
理装置で１ｔｅｒａｔｉｏｎ処理することができる。す
なわち三角、指数、対数、誤差関数等をスカラ処理部で
ソフトウェアで処理するよりも高速に処理することが可
能になる。

［発明の効果コ 以上のように、本発明によれば、ベクトル化した多項式
の１ｔｅｒａｔｉｏｎ演算を、高速に実行することがで
きるデータ処理装置およびデータ処理システムを堤供す
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るデータ処理装置の構成
を示すブロック図、第２図はパイプライン演算器の構成
を示すブロック図、第３図は終了カウンタ回路の構成を
示すブロック図、第４図はコードデコーダの動作を示す
説明図である。 ２．５・・命令デコーダ、７・・・パイプライン演算器
、１８・・・終了カウンタ回路、２０・・・コードベク
トルレジスタ、２１・・・ベクトルレジスタ、１１１・
・・加減算ユニット部、１１２・・・乗算ユニ９１〜部
、１１３・・・除算ユニット部、２０１・・・加算器、
２０４・・・カウンタ、２０５・・・比較器。

Claims (1)

1. 【特許請求の範囲】 １、命令に従い、命令のオペランドで指定される記憶領
   域に格納されている、１以上のコードが各々規定する処
   理を実行する演算器を備えたプロセッサと、該１以上の
   コードを格納する記憶部と、を有することを特徴とする
   データ処理システム。 ２、ユーザプログラムから明示的にアクセスできる、１
   以上のコードデータを格納するバッファ記憶部と、受信
   したコードデータが各々規定する処理を実行する手段を
   備えた演算器と、バッファ記憶部から演算器へのデータ
   転送パスと、該データ転送パスを用いて、バッファ記憶
   部から演算器へのデータ転送を制御する手段とを有する
   ことを特徴とするデータ処理装置。 ３、被処理データをベクトルエレメントとするベクトル
   データを格納するベクトルレジスタと、ベクトルデータ
   、もしくは、各々処理を規定するコードデータをベクト
   ルエレメントとするコードベクトルデータを格納するコ
   ードベクトルレジスタと、コードベクトルレジスタに格
   納されたコードベクトルデータに基づいて、ベクトルレ
   ジスタに格納されたベクトルデータを処理する手段を備
   えたパイプライン演算器とを有することを特徴とするデ
   ータ処理装置。 ４、被処理データをベクトルエレメントとするベクトル
   データを格納するベクトルレジスタと、前記被処理デー
   タと異なるビット数より成る、各々処理を規定するコー
   ドデータを、ベクトルエレメントとするコードベクトル
   データを格納する、前記ベクトルレジスタのエレメント
   レジスタと異なるビット数を格納するコードベクトルエ
   レメントレジスタより成る、コードベクトルレジスタと
   、コードベクトルレジスタに格納されたコードベクトル
   データに基づいて、ベクトルレジスタに格納されたベク
   トルデータを処理する手段を備えたパイプライン演算器
   とを有することを特徴とするデータ処理装置。 ５、命令の発行に先立ち、１以上のコードデータをベク
   トルエレメントとするコードベクトルデータを記憶する
   記憶部と、 被処理データをベクトルエレメントとするベクトルデー
   タを格納するベクトルレジスタと、発行された命令に従
   い、記憶部の、命令のオペランドで指定される記憶領域
   に記憶されている、前記コードベクトルデータを格納す
   るコードベクトルレジスタと、コードベクトルレジスタ
   に格納されたコードベクトルデータに基づいて、ベクト
   ルレジスタに格納されたベクトルデータを、順次処理す
   る手段を備えたパイプライン演算器とを有するプロセッ
   サと、 を有することを特徴とするデータ処理システム。 ６、請求項３または４記載のデータ処理装置であって、 パイプライン演算器の処理を規定するコードが、複数の
   、異る演算ステージ処理の組合せである場合にも、パイ
   プライン演算器において無効ステージが生じないように
   、各処理のチェイニングを行う論理部を有することを特
   徴とするデータ処理装置。 ７　オペランドにより指定される記憶領域に格納された
   １以上のコードが各々規定する演算器の処理の実行を指
   示する命令を含む命令セットを備えたことを特徴とする
   データ処理装置。