JPH0363092B2 - - Google Patents
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- JPH0363092B2 JPH0363092B2 JP56156267A JP15626781A JPH0363092B2 JP H0363092 B2 JPH0363092 B2 JP H0363092B2 JP 56156267 A JP56156267 A JP 56156267A JP 15626781 A JP15626781 A JP 15626781A JP H0363092 B2 JPH0363092 B2 JP H0363092B2
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- operands
- byte
- storage device
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/383—Operand prefetching
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
本発明は、特に演算に関与するオペランドが記
憶装置にある命令の高速処理を計つたデータ処理
方法に関する。
憶装置にある命令の高速処理を計つたデータ処理
方法に関する。
従来のデータ処理装置では、記憶装置内にある
オペランド間の演算を行う命令（以降SS形式命
令と呼ぶ）処理する方法として、記憶装置より第
１オペランドの一部と第２オペランドの一部を読
出し、処理装置が一度にアクセスできる長さを処
理単位としてデータ処理を行い、その処理単位の
結果を記憶装置の第１オペランド位置へ書込み、
その後アクセスするアドレスを更新して後続の第
１オペランドの一部を読出すという動作サイクル
を、指定された長さの処理が完了するまで繰返し
ていた。
オペランド間の演算を行う命令（以降SS形式命
令と呼ぶ）処理する方法として、記憶装置より第
１オペランドの一部と第２オペランドの一部を読
出し、処理装置が一度にアクセスできる長さを処
理単位としてデータ処理を行い、その処理単位の
結果を記憶装置の第１オペランド位置へ書込み、
その後アクセスするアドレスを更新して後続の第
１オペランドの一部を読出すという動作サイクル
を、指定された長さの処理が完了するまで繰返し
ていた。
従つて、結果の書込みが完了するまで、後続す
る第１オペランドの読出しは待たされており、処
理すべきデータが無いためデータ処理を中断しな
ければならず、SS形式命令の実行時間が長くな
る欠点があつた。
る第１オペランドの読出しは待たされており、処
理すべきデータが無いためデータ処理を中断しな
ければならず、SS形式命令の実行時間が長くな
る欠点があつた。
そこで本発明の目的は、SS形式命令の実行時
間を短縮することにある。
間を短縮することにある。
本発明では、結果の書込みを行なう前に後続の
オペランドの読出しを行ない、結果の書込みと後
続の処理と時間的にオーバラツプさせることによ
り、SS形式命令の実行時間を短縮するものであ
る。
オペランドの読出しを行ない、結果の書込みと後
続の処理と時間的にオーバラツプさせることによ
り、SS形式命令の実行時間を短縮するものであ
る。
まずSS形式命令の一例を第１図に示す。
OPは８ビツト長であり、命令コードである。
このOPにより、どのような演算をオペランドに
対して行うかを指定する。
このOPにより、どのような演算をオペランドに
対して行うかを指定する。
Ｌは８ビツト長であり、演算を行うオペランド
長より１だけ少ない数が２進数で指定される。従
つて指定可能なオペランド長は１〜256バイト
（１バイトは８ビツトにより構成される）である。
長より１だけ少ない数が２進数で指定される。従
つて指定可能なオペランド長は１〜256バイト
（１バイトは８ビツトにより構成される）である。
ADR1，ADR2はそれぞれ16ビツト長であり、
第１オペランドおよび第２オペランドの先頭アド
レスを指定する。従つて演算に関与するオペラン
ドは、それぞれADR1〜ADR1＋ＬとADR2〜
ADR2＋Ｌの範囲であり、オペランドはアドレス
の上昇順に処理される。演算結果は第１オペラン
ドの位置に書込まれる。
第１オペランドおよび第２オペランドの先頭アド
レスを指定する。従つて演算に関与するオペラン
ドは、それぞれADR1〜ADR1＋ＬとADR2〜
ADR2＋Ｌの範囲であり、オペランドはアドレス
の上昇順に処理される。演算結果は第１オペラン
ドの位置に書込まれる。
以下、本発明の一実施例を第２図〜第７図によ
り説明する。
り説明する。
第２図に本発明に従つたデータ処理装置のブロ
ツク図を示す。１は主記憶装置（MS）であり、
SS形式命令のオペランドおよび命令が格納され
ている。
ツク図を示す。１は主記憶装置（MS）であり、
SS形式命令のオペランドおよび命令が格納され
ている。
MS１より読出したSS形式命令は、各種選択回
路およびデータ線を経由して、それぞれ命令コー
ド・レジスタ(F)３０、未処理バイト数レジスタ
（BCNT）４０、第１オペランド・アドレス・レ
ジスタ（FMSAR）５０、第１オペランド・バイ
ト・ポインタ（FBP）１４１第２オペランド・
アドレス・レジスタ（SMSAR）５１へ、第２オ
ペランド・バイト・ポインタ（SBP）２４１SS
形式命令のOP部、Ｌ部、ADR1部、ADR2部が
転送され命令の処理が開始可能となる。これらデ
ータのセツト手順の詳細についての説明は省略す
る。
路およびデータ線を経由して、それぞれ命令コー
ド・レジスタ(F)３０、未処理バイト数レジスタ
（BCNT）４０、第１オペランド・アドレス・レ
ジスタ（FMSAR）５０、第１オペランド・バイ
ト・ポインタ（FBP）１４１第２オペランド・
アドレス・レジスタ（SMSAR）５１へ、第２オ
ペランド・バイト・ポインタ（SBP）２４１SS
形式命令のOP部、Ｌ部、ADR1部、ADR2部が
転送され命令の処理が開始可能となる。これらデ
ータのセツト手順の詳細についての説明は省略す
る。
MS１は、MSアドレス母線５３により８バイ
ト境界単位のアクセスが可能であり、読出しビツ
トは、８バイトの読出し母線２を経由して８バイ
ト長の読出しデータ・レジスタ（MSRDR）５に
セツトされる。８バイトの書込みデータは、書込
みデータ・レジスタ（MSWDR）４から書込み
母線３を経由してMS１へ送られる。
ト境界単位のアクセスが可能であり、読出しビツ
トは、８バイトの読出し母線２を経由して８バイ
ト長の読出しデータ・レジスタ（MSRDR）５に
セツトされる。８バイトの書込みデータは、書込
みデータ・レジスタ（MSWDR）４から書込み
母線３を経由してMS１へ送られる。
FOPR１０は８バイト長の第１オペランド・レ
ジスタであり、オペランドのセツト時は、
MSRDR５の各バイトがMSRDR出力線１０１〜
１０８、FOPRの各バイト毎に用意されている
FOPR入力切替えスイツチ１１１〜１１８、さら
にその切替え後のデータ線１２１〜１２８を経由
してFOPR１０へ転送される。
ジスタであり、オペランドのセツト時は、
MSRDR５の各バイトがMSRDR出力線１０１〜
１０８、FOPRの各バイト毎に用意されている
FOPR入力切替えスイツチ１１１〜１１８、さら
にその切替え後のデータ線１２１〜１２８を経由
してFOPR１０へ転送される。
これに対して、SOPR２０は８バイト長の第２
オペランド・レジスタであり、MSPDR５から８
バイト巾のMSRDRデータ母線２１を経由して８
バイト単位の転送が行われる。
オペランド・レジスタであり、MSPDR５から８
バイト巾のMSRDRデータ母線２１を経由して８
バイト単位の転送が行われる。
FOPR１０およびSOPR２０にセツトされたオ
ペランドは、それぞれ、８バイト巾レジスタから
１バイトを選択する切替えスイツチ３２および３
３を経由して、１入力幅が１バイト巾の演算器
ALU３１の入力となる。
ペランドは、それぞれ、８バイト巾レジスタから
１バイトを選択する切替えスイツチ３２および３
３を経由して、１入力幅が１バイト巾の演算器
ALU３１の入力となる。
ALU３１は命令コード・レジスタ(F)３０によ
り、命令に応じた所定の演算をその入力データに
対して行い、１バイトのALU出力線３４へ出力
する。
り、命令に応じた所定の演算をその入力データに
対して行い、１バイトのALU出力線３４へ出力
する。
ALU３１の出力は、FOPR１０のALU入力と
なつたバイト位置に対して、FOPR入力切替えス
イツチ１１１〜１１８およびデータ線１２１〜１
２８を経由して送り込まれ、該バイト位置に対し
てだけセツト信号が出される。
なつたバイト位置に対して、FOPR入力切替えス
イツチ１１１〜１１８およびデータ線１２１〜１
２８を経由して送り込まれ、該バイト位置に対し
てだけセツト信号が出される。
このようにして、FOPR１０にセツトされたオ
ペランドは１バイトずつALU３１の入力データ
となり、またALU出力が１バイトずつ該バイト
位置に書込まれる。結果の書込みが終了すると、
FOPR１０およびSOPR２０のバイト位置指定を
行うバイト・ポインターFBP１４１とSBP２４
１に１を加える。（FBP１４１とSBP２４１の動
作は後述する） また１バイトの処理が終るつど、未処理バイト
数レジスタ（BCNT）４０は減算回路４１と
BCNT入力選択スイツチ４２を減算回路出力線
４３を選ぶように制御されて１の減算が行われ
る。
ペランドは１バイトずつALU３１の入力データ
となり、またALU出力が１バイトずつ該バイト
位置に書込まれる。結果の書込みが終了すると、
FOPR１０およびSOPR２０のバイト位置指定を
行うバイト・ポインターFBP１４１とSBP２４
１に１を加える。（FBP１４１とSBP２４１の動
作は後述する） また１バイトの処理が終るつど、未処理バイト
数レジスタ（BCNT）４０は減算回路４１と
BCNT入力選択スイツチ４２を減算回路出力線
４３を選ぶように制御されて１の減算が行われ
る。
MS１をアクセスするアドレスは、アドレス切
替えスイツチ５２により、第１オペランドの読出
し、書込みの場合には、FMSAR５０を選び、そ
の内容をMSアドレス母線５３へ送出するよう制
御する。またMSアドレス母線５３はMSアクセ
ス・アドレスを更新するためのアドレス演算器
（AA）５４の入力ともなつている。同様にして、
第２オペランドの読出しの場合には、SMSAR５
１の内容をMS１のアクセス・アドレスとして使
用する。
替えスイツチ５２により、第１オペランドの読出
し、書込みの場合には、FMSAR５０を選び、そ
の内容をMSアドレス母線５３へ送出するよう制
御する。またMSアドレス母線５３はMSアクセ
ス・アドレスを更新するためのアドレス演算器
（AA）５４の入力ともなつている。同様にして、
第２オペランドの読出しの場合には、SMSAR５
１の内容をMS１のアクセス・アドレスとして使
用する。
AA５４の一方の入力はFMSAR５０あるいは
SMSAR５１なるアドレスレジスタであり、他方
は定数発生器(C)５８より与えられる定数（０、８
あるいは16等）である。またAA５４は加算と減
算とが可能であり、演算の種類は他の制御回路
（開示せず）より指定される。
SMSAR５１なるアドレスレジスタであり、他方
は定数発生器(C)５８より与えられる定数（０、８
あるいは16等）である。またAA５４は加算と減
算とが可能であり、演算の種類は他の制御回路
（開示せず）より指定される。
AA５４の出力はAA出力線５５、アドレス・
レジスタ入力切替えスイツチ５６、アドレス・レ
ジスタ入力線５７を経由して、AA５４の入力と
なつたアドレス・レジスタに戻され、アドレス・
レジスタの更新が行われる。
レジスタ入力切替えスイツチ５６、アドレス・レ
ジスタ入力線５７を経由して、AA５４の入力と
なつたアドレス・レジスタに戻され、アドレス・
レジスタの更新が行われる。
第３図は第２図におけるMSRDR５および
FOPR１０の周辺の詳細回路図である。
FOPR１０の周辺の詳細回路図である。
ALU３１の入力となる１バイトを選択する切
替えスイツチ３２を制御しているのはFBP１４
１である。FBP１４１には命令の処理開始時に
第１オペランド・アドレスつまりFMSAR５０の
下３ビツトと同じ内容がセツトされ、その内容を
デコードした信号が出力されるFBP１４１の内
容が２進数で000ならばFOPR１０の第１バイト
目、つまり最左バイト位置（最も小さいアドレス
のデータが入る位置）を指定し、010ならば、第
３バイト目、111ならば第８バイト目、つまり最
右バイト位置を指定する。
替えスイツチ３２を制御しているのはFBP１４
１である。FBP１４１には命令の処理開始時に
第１オペランド・アドレスつまりFMSAR５０の
下３ビツトと同じ内容がセツトされ、その内容を
デコードした信号が出力されるFBP１４１の内
容が２進数で000ならばFOPR１０の第１バイト
目、つまり最左バイト位置（最も小さいアドレス
のデータが入る位置）を指定し、010ならば、第
３バイト目、111ならば第８バイト目、つまり最
右バイト位置を指定する。
またFBP１４１の出力１４０はFOPR入力切替
えスイツチ１１１〜１１８にも送られており、
ALU出力をFOPR１０の所定の位置（ALU３１
の入力として指定されたバイト位置と同じ）１２
書込むためにも使用している。
えスイツチ１１１〜１１８にも送られており、
ALU出力をFOPR１０の所定の位置（ALU３１
の入力として指定されたバイト位置と同じ）１２
書込むためにも使用している。
FOPR入力切替えスイツチ１１１〜１１８は、
MSRDR５よりの８バイトを同時に選択する時に
は、８バイトセツト信号１３２を出し、１バイト
セツト信号１３１を禁止することにより、
MSRDR５→FOPR１０の転送を行う。一方、
ALU３１からの１バイトの書込み時には、FBP
１４１の出力１４０とALU３１の出力３４とさ
らに１バイトセツト信号１３１とのアンド・ゲー
ト群により、FBP１４１により指定された１バ
イトに対してのみ書込みが行われる。
MSRDR５よりの８バイトを同時に選択する時に
は、８バイトセツト信号１３２を出し、１バイト
セツト信号１３１を禁止することにより、
MSRDR５→FOPR１０の転送を行う。一方、
ALU３１からの１バイトの書込み時には、FBP
１４１の出力１４０とALU３１の出力３４とさ
らに１バイトセツト信号１３１とのアンド・ゲー
ト群により、FBP１４１により指定された１バ
イトに対してのみ書込みが行われる。
FBP１４１は１バイトの処理が終るごとに加
算回路１４２により１ずつ加算され、２進数の
111からは000へラツプアラウンドするようになつ
ている。
算回路１４２により１ずつ加算され、２進数の
111からは000へラツプアラウンドするようになつ
ている。
SOPR２０に対してもFOPR１０と同様に第２
オペランドのSBP２４１が用意されている。動
作については、ALU３１からの１バイトの書込
みが行われることがない点を除いてFOPR１０と
同様であり、詳細の説明は省略する。
オペランドのSBP２４１が用意されている。動
作については、ALU３１からの１バイトの書込
みが行われることがない点を除いてFOPR１０と
同様であり、詳細の説明は省略する。
第４図に従来方法による動作手順を示す。各ス
テツプは条件文（テスト）がなければ次のステツ
プへ進む。また条件が不成立であつても次のステ
ツプへ進む。これらのステツプは論理的な動作を
示すものであり、処理装置の１サイクルあるいは
１マイクロステツプと対応するものではない。
テツプは条件文（テスト）がなければ次のステツ
プへ進む。また条件が不成立であつても次のステ
ツプへ進む。これらのステツプは論理的な動作を
示すものであり、処理装置の１サイクルあるいは
１マイクロステツプと対応するものではない。
ここで、FMSAR５０の更新は第１オペランド
位置への結果の書込み指定時、またSMSAR５１
の更新は第２オペランドの読出し指定時に行われ
る。両者の場合とも、AA５４では加算が行われ
る。
位置への結果の書込み指定時、またSMSAR５１
の更新は第２オペランドの読出し指定時に行われ
る。両者の場合とも、AA５４では加算が行われ
る。
第５図に本発明による動作手順を第４図と同様
な方法で示す。本発明の特徴を良く示しているの
がステツプ１およびステツプ10〜15までの動作で
ある。具体的には、時間のかかる結果の書込みに
先立ち、次の８バイト境界内にある第１オペラン
ドの読出しを先に行い、更に第２オペランドも後
続したデータが必要であれば読出しを行い、その
後に結果の書込みを行うように順序付けられてい
る。
な方法で示す。本発明の特徴を良く示しているの
がステツプ１およびステツプ10〜15までの動作で
ある。具体的には、時間のかかる結果の書込みに
先立ち、次の８バイト境界内にある第１オペラン
ドの読出しを先に行い、更に第２オペランドも後
続したデータが必要であれば読出しを行い、その
後に結果の書込みを行うように順序付けられてい
る。
ここで、FMSAR５０の更新は第１オペランド
の読出し指定時、及び第１オペランド位置への結
果の書込み指定時に行なれる。これらの場合、
AA５４では加算あるいは減算が行なわわれる。
また、SMSAR５１の更新は、従来と同様、第２
オペランドの読出し指定時に行なわれ、AA５４
では加算が行なわれる。
の読出し指定時、及び第１オペランド位置への結
果の書込み指定時に行なれる。これらの場合、
AA５４では加算あるいは減算が行なわわれる。
また、SMSAR５１の更新は、従来と同様、第２
オペランドの読出し指定時に行なわれ、AA５４
では加算が行なわれる。
MS１が読出しに２サイクルを必要とし、書込
みに６サイクルを必要としALU３１は１サイク
ルに１バイトの処理が可能であり、命令のＬ部が
７（つまり８バイトの処理）、ADR1の下３ビツト
が２進数で110、ADR2の下３ビツトが２進数で
000の場合を具体例にして、従来方法と本発明に
よる方法とを第６図および第７図により説明す
る。
みに６サイクルを必要としALU３１は１サイク
ルに１バイトの処理が可能であり、命令のＬ部が
７（つまり８バイトの処理）、ADR1の下３ビツト
が２進数で110、ADR2の下３ビツトが２進数で
000の場合を具体例にして、従来方法と本発明に
よる方法とを第６図および第７図により説明す
る。
第６図に従来方法による処理のタイム・チヤー
トを示す。これによれば、初めの両オペランド読
出しに４サイクルかかり、そして２サイクルの
ALU演算後にFBP１４１が２進数で000となる。
次にFBP＝０による結果の書込みが６サイクル、
２回目の第１オペランドの読出しが２サイクルそ
れぞれかかり、そして６サイクルのALU演算に
よりBCNT４０がゼロになる。最後にBCNT＝
０による結果の書込みが６サイクルかかつて計26
サイクルが所要サイクルである。
トを示す。これによれば、初めの両オペランド読
出しに４サイクルかかり、そして２サイクルの
ALU演算後にFBP１４１が２進数で000となる。
次にFBP＝０による結果の書込みが６サイクル、
２回目の第１オペランドの読出しが２サイクルそ
れぞれかかり、そして６サイクルのALU演算に
よりBCNT４０がゼロになる。最後にBCNT＝
０による結果の書込みが６サイクルかかつて計26
サイクルが所要サイクルである。
第７図に本発明による処理タイム・チヤートを
示す。これによれば、初めの両オペランドの読出
しに４サイクル、ALU演算に２サイクルそれぞ
れかかる。ここでFBP＝０による結果の書込み
が可能になるが、これを行う前に第２回目の第１
オペランドの読出しを２サイクルで行なう。この
時点でFOPR１０とSOPR２０にはALU演算を
行うに必要なデータがそろつたことになり、
ALU演算を再開する。ALU演算は６サイクルか
かる。FBP＝０による結果の書込みは、この
ALU演算と並行して行ない、ALU演算と同じく
６サイクルかかる。ALU演算が終るとBCNT４
０がゼロになり、最後にBCNT＝０による結果
の書込みに６サイクルかかつて計20サイクルが所
要サイクルとなる。
示す。これによれば、初めの両オペランドの読出
しに４サイクル、ALU演算に２サイクルそれぞ
れかかる。ここでFBP＝０による結果の書込み
が可能になるが、これを行う前に第２回目の第１
オペランドの読出しを２サイクルで行なう。この
時点でFOPR１０とSOPR２０にはALU演算を
行うに必要なデータがそろつたことになり、
ALU演算を再開する。ALU演算は６サイクルか
かる。FBP＝０による結果の書込みは、この
ALU演算と並行して行ない、ALU演算と同じく
６サイクルかかる。ALU演算が終るとBCNT４
０がゼロになり、最後にBCNT＝０による結果
の書込みに６サイクルかかつて計20サイクルが所
要サイクルとなる。
なお、本発明で使用する記憶装置は、半導体メ
モリあるいはデイスク装置等のように磁気および
静電気、光学を使用した記憶装置でもよく、本発
明は、特に読出し時間に比べて書込み時間が長い
場合に非常に有効である。
モリあるいはデイスク装置等のように磁気および
静電気、光学を使用した記憶装置でもよく、本発
明は、特に読出し時間に比べて書込み時間が長い
場合に非常に有効である。
以上の如き本発明によれば、前述のように書込
みと後続する演算とが同時に処理が可能となり、
例えば実施例では、従来の方法に比べて命令の実
行サイクルが６サイクル短縮でき、SS形式命令
処理の高速化に効果がある。
みと後続する演算とが同時に処理が可能となり、
例えば実施例では、従来の方法に比べて命令の実
行サイクルが６サイクル短縮でき、SS形式命令
処理の高速化に効果がある。
第１図はSS形式命令のフオーマツトを示す図、
第２図は本発明が適用されるデータ処理装置のブ
ロツク図、第３図は第２図における読出しデータ
レジスタおよび第１オペランド・レジスタ周辺の
詳細図、第４図は従来方法による処理手順を示す
図、第５図は本発明による処理手順を示す図、第
６図は従来方法による処理のタイムチヤート、第
７図は本発明による処理のタイムチヤートであ
る。 図において、１……主記憶装置（MS）、２…
…読出し母線、３……書込み母線、４……書込み
データ・レジスタ（MSWDR）、５……読出しデ
ータ・レジスタ（MSRDR）、１０……第１オペ
ランド・レジスタ（FOPR）、２０……第２オペ
ランド・レジスタ（SOPR）、３０……命令コー
ド・レジスタ(F)、３１……演算器（ALU）、３２
……FOPR出力切替えスイツチ、３３……SOPR
出力切替えスイツチ、４０……未処理バイト数レ
ジスタ（BCNT）、４１……減算回路、４２……
BCNT入力選択スイツチ、５０……第１オペラ
ンド・アドレス・レジスタ（FMSAR）、５１…
…第２オペランド・アドレス・レジスタ
（SMSAR）、５２……アドレス切替えスイツチ、
５３……MSアドレス母線、５４……アドレス演
算器（AA）、５６……アドレス・レジスタ入力
切替えスイツチ、５８……定数発生回路(C)、１１
１ないし１１８……FOPR入力切替えスイツチ、
１３１……１バイト・セツト信号、１３２……８
バイト・セツト信号、１４１……第１オペラン
ド・バイト・ポインタ（FBP）、１４２……加算
回路、２４１……第２オペランド・バイト・ポイ
ンタ（SBP）。
第２図は本発明が適用されるデータ処理装置のブ
ロツク図、第３図は第２図における読出しデータ
レジスタおよび第１オペランド・レジスタ周辺の
詳細図、第４図は従来方法による処理手順を示す
図、第５図は本発明による処理手順を示す図、第
６図は従来方法による処理のタイムチヤート、第
７図は本発明による処理のタイムチヤートであ
る。 図において、１……主記憶装置（MS）、２…
…読出し母線、３……書込み母線、４……書込み
データ・レジスタ（MSWDR）、５……読出しデ
ータ・レジスタ（MSRDR）、１０……第１オペ
ランド・レジスタ（FOPR）、２０……第２オペ
ランド・レジスタ（SOPR）、３０……命令コー
ド・レジスタ(F)、３１……演算器（ALU）、３２
……FOPR出力切替えスイツチ、３３……SOPR
出力切替えスイツチ、４０……未処理バイト数レ
ジスタ（BCNT）、４１……減算回路、４２……
BCNT入力選択スイツチ、５０……第１オペラ
ンド・アドレス・レジスタ（FMSAR）、５１…
…第２オペランド・アドレス・レジスタ
（SMSAR）、５２……アドレス切替えスイツチ、
５３……MSアドレス母線、５４……アドレス演
算器（AA）、５６……アドレス・レジスタ入力
切替えスイツチ、５８……定数発生回路(C)、１１
１ないし１１８……FOPR入力切替えスイツチ、
１３１……１バイト・セツト信号、１３２……８
バイト・セツト信号、１４１……第１オペラン
ド・バイト・ポインタ（FBP）、１４２……加算
回路、２４１……第２オペランド・バイト・ポイ
ンタ（SBP）。
Claims (1)
- 【特許請求の範囲】 １ 記憶装置に格納された第１及び第２のオペラ
ンドの先頭アドレス、オペランド長及び演算の種
類を指定する各フイールドを有する命令を実行す
る際、前記命令のフイールドで指定されたオペラ
ンド長をレジスタに保持し、第１及び第２のオペ
ランドに属するデータを該記憶装置から夫々先頭
から順番に所定の長さの処理単位ずつ読み出し、
読み出した該第１及び第２のオペランドの処理単
位の相互間で前記命令のフイールドで指定された
種類の演算を演算手段により実行し、該演算手段
による演算結果を処理単位ずつ第１のオペランド
の該記憶装置上の記憶位置に書き込み、各処理単
位の演算に応じて前記レジスタの内容から処理さ
れた処理単位の長さ分減じ、レジスタの内容が全
オペランド長について演算終了を示するときに前
記命令の実行を終了するデータ処理方法におい
て、 該演算手段で次に演算すべき次の第１又は第２
のオペランドの処理単位の該記憶装置からの読み
出しを、該演算手段で演算された前の第１及び第
２のオペランドの処理単位の演算結果の該記憶装
置への書き込みに優先させて実行し、 該演算手段で演算された前の第１及び第２のオ
ペランドの処理単位の演算結果の該記憶装置への
書き込みと、優先させて読み出された次の第１及
び第２のオペランドの処理単位の該演算手段によ
る演算とをオーバーラツプして実行することを特
徴とするデータ処理方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156267A JPS5858653A (ja) | 1981-10-02 | 1981-10-02 | デ−タ処理装置 |
| GB08219810A GB2123995B (en) | 1981-10-02 | 1982-07-08 | Arithmetic operating system |
| DE3226214A DE3226214C2 (de) | 1981-10-02 | 1982-07-13 | Datenverarbeitungsanlage |
| US06/397,992 US4580238A (en) | 1981-10-02 | 1982-07-14 | Arithmetic operating system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156267A JPS5858653A (ja) | 1981-10-02 | 1981-10-02 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5858653A JPS5858653A (ja) | 1983-04-07 |
| JPH0363092B2 true JPH0363092B2 (ja) | 1991-09-30 |
Family
ID=15624069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56156267A Granted JPS5858653A (ja) | 1981-10-02 | 1981-10-02 | デ−タ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4580238A (ja) |
| JP (1) | JPS5858653A (ja) |
| DE (1) | DE3226214C2 (ja) |
| GB (1) | GB2123995B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015746A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | デ−タ処理装置 |
| JPH0769818B2 (ja) * | 1984-10-31 | 1995-07-31 | 株式会社日立製作所 | デ−タ処理装置 |
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| JPH0743648B2 (ja) * | 1985-11-15 | 1995-05-15 | 株式会社日立製作所 | 情報処理装置 |
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Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1981
- 1981-10-02 JP JP56156267A patent/JPS5858653A/ja active Granted
-
1982
- 1982-07-08 GB GB08219810A patent/GB2123995B/en not_active Expired
- 1982-07-13 DE DE3226214A patent/DE3226214C2/de not_active Expired
- 1982-07-14 US US06/397,992 patent/US4580238A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2123995A (en) | 1984-02-08 |
| US4580238A (en) | 1986-04-01 |
| DE3226214A1 (de) | 1983-04-21 |
| JPS5858653A (ja) | 1983-04-07 |
| DE3226214C2 (de) | 1987-04-23 |
| GB2123995B (en) | 1985-11-13 |
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