JPH03204226A - 多値レベル出力回路 - Google Patents

多値レベル出力回路

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JPH03204226A
JPH03204226A JP1343927A JP34392789A JPH03204226A JP H03204226 A JPH03204226 A JP H03204226A JP 1343927 A JP1343927 A JP 1343927A JP 34392789 A JP34392789 A JP 34392789A JP H03204226 A JPH03204226 A JP H03204226A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野） 本発明は多値レベル出力回路に係り、特に、液晶を駆動
するための出力回路に用いて好適なものである。
〈従来の技術〉 ３個以上の複数の入力端子と１つの出力端子とを有し、
これらの入力端子にそれぞれ与えられる電位のうちの１
つを選択して上記出力端子に導出するようにした多値レ
ベル出力回路が知られている。
第１３図は、従来の多値レベル出力Ｗ路の一例を示す回
路図である。この回路は第１から第４までの４つの入力
端子１，２，３．４が設すられ、それぞれに与えられる
バイアス電圧の１つを選択して出力端子５に導出する。
上記入力端子１，２゜３．４に与えられるバイアス電圧
はバイアス回路６によって作られ、各入力端子１，２．
３．４には異なる電位の電圧がそれぞれ与えられる。
実施例のバイアス回路６は、第１３図に示ｆように直流
電圧源７から種々の電位を作り出し１゛各入力端子に供
給するようにしている。すなわら、直流電圧源７のプラ
ス側の電位を第１の入力端子ｌに直接供給する。したが
って、例えば上記直流電圧源７の出力電位が、例えば５
Ｖ〜−１５〜間の２０Ｖであるとすれば、上記第１の入
力端子えには５ｖの電圧が印加されることになる。
一方、上記直流電圧源７のプラス側電極とマイチス側電
極との間に、４つの抵抗器８，９．１０゜１１を直列に
接続してなる分圧器７ｄが介設され、各抵抗器の接続点
から取り出された電圧がオペアンプ１２，１３．２４の
非反転入力端子にそれぞれ与えられる。すなわち、第１
の抵抗器８と第２の抵抗器９との接続点の電位が第１の
オペアンプ１２の非反転入力端子に与えられ、第２の抵
抗器９と第３の抵抗器１０との接続点の電位が第２のオ
ペアンプ１３の非反転入力端子に与えられ、第３の抵抗
器１０と第４の抵抗器１１（この例では可変抵抗器が用
いられている）との接続点の電位が第３のオペアンプ２
４に与えられる。
上記オペアンプ＋２．１３．２４は、出力電圧を非反転
入力端子側に直接フィードバックする電圧フォロアに構
成され、非反転入力端子に与えられた電圧と略同じ大き
さで、また極性も反転しない電圧を出力する。したがっ
て、直流電圧源７の電位が分圧器７ａによって等電位に
分圧された場合には、第１のオペアンプ】２からＯＶ、
第２のオペアンプ１３から一５Ｖ、第３のオペアンプ２
４から一１０Ｖが出力され、これらのオペアンプ出力電
圧が第２の入力端子２．第３の入力端子３および第４の
入力端子４にそれぞれ与えられる。
各入力端子１〜４に与えられている電位の１つが選択回
路４２によって選択され、選択された電位が共通の出力
端子５から出力される。上記選択回路４２は、各入力端
子１，２，３．４と出力端子５との間に第１〜第４のＭ
ＯＳ）ランジスタ１４，１５゜１６．１７を介設して構
成されている。第１および第２のＭＯＳ）ランジスタ１
４．４５はＰ−ＭＯＳ　トランジスタが用いられ、第３
および第４のＭＯＳトランジスタ１８．１７はＮ−ＭＯ
Ｓ）ランジスタが用いられている。また、第１のＭＯＳ
）ランジスタ１４のソースとバックゲート、および第２
のＭＯＳトランジスタ１５のバックゲートが接続されて
いるとともに、第４のＭＯＳ）ランジスタ１７のソース
とバックゲート、および第３のＭＯＳトランジスタ１６
のバックゲートが接続されている。
一方、第１〜第４のＭＯＳトアンジスタ１４〜１７のゲ
ートと第１〜第４の信号入力端子１８〜２１とがそれぞ
れ接続され、各ＭＯＳトランジスタはこれらの信号入力
端子１８〜２】を介してゲートに与えられる選択信号１
８ａ〜２１ａに応じて動作してソースやドレイン間を導
通させる（以後オンさせるという）。したがって、上記
選択信号１８ａ〜２１ａにより４つのＭＯ３）ランジス
タの内の１つを選択してオンさせることにより、第１−
第４の入力端子１〜４のうちの何れか１つが上記出力端
子５と導通する。これにより、その入力端子に与えられ
ている電位が上記出力端子５から出力される。
〈発明が解決しようとする課題〉 上記構成の多値レベル出力回路を出力端子が多数（たと
えば８０個）あるＬＣＤ駆動用に使用した場合には以下
の問題が発生する。
すなわち、この出力回路を、Ｐ　−ＷＥ　Ｌ　ＬのＣ−
ＭＯＳプロセスで構成した時には、容量負荷のＬＣＤ　
（例えば１出力当たり　ＥｉＯＯＰＦとすると８０出力
で４８ＮＦ）を駆動する時、充電したＬＣＤを放電する
際に瞬間的（たとえばＩｇｓ）に大電流（１＝、、ｏ工
ｇ）ｅＶ＝０．９ｆｌｉＡ　；約ＩＡ）が出力端子５７
υＳ からＮ−ＭＯＳ１７．電位入力端子４を通ってオペアン
プ２４へ流れることになる。
この時、電源入力端子４から、Ｎ−ＭＯ３）ランジスタ
１７のソースまでをアルミで配線した場合、アルミ配線
抵抗が１０Ω程度であるとすると、ＩＡの電流が流れた
時、電圧降下としてＩＯＶが発生する。するとＮ−ＭＯ
Ｓトランジスタ１７．１６のバックゲート電位もＩＯＶ
上昇し、Ｎ−ＭＯ３１Ｂのソース電位よりも５■高くな
ってしまい、ラッチアップしてしまう、このラッチアッ
プはＣ−ＭＯ８のプロセス構造によるものであり、以下
にこの説明をする。
第１４図にＰ−ＷＥＬＬ構造のＣ−ＭＯＳ断面図を示す
。第１４図において、第１３図の各部と対応する部分に
は同一の符号を付している。第１４図から明らかなよう
に、この出力回路にはＰＮＰ）ランジスタ２５．ＮＰＮ
）ランジスタ２Ｂ、２７および抵抗器２Ｂ、２９，３０
．３１により、第１５図の回路図に示すようなサイリス
タＴＩが構成される。したがって、例えば端子４の電位
が端子３の電位よりも５Ｖ高くなる電位逆転が生じると
、この逆転電圧はＮＰＮトランジスタ２６のベースやエ
ミッタ電圧Ｖｓｔ（０，７Ｖ）よりも大きいために上記
トランジスタ２６がオンする。これにより、ベース電流
をβ２６倍（β２６はＮＰＮ）ランジスタ２６の電流増
幅率）したコレクタ電波がコレクタからエミッタへ流れ
る。
このコレクタ電流は端子ｌから抵抗器２８．２９を通っ
て流れるので、上記の電位逆転が生じると上記抵抗器２
８の両端に電位差が発生し、これがＰＮＰトランジスタ
２５０ベース・エミッタに印加される。したがって、抵
抗器２８の両端の電位差がＰＮＰトランジスタ２５のベ
ース−エミッタ電圧ＶＢＥ以上になると、上記ＰＮＰＩ
−ランジスタ２５がオンとなり、ベース電流のβ２５倍
（β２５はＰＮＰ　）ランジスタ２５の電流増幅率）の
コレクタ電流がニックからコレクタに流れ出す。
上記コレクタ電流は抵抗器３０．３１を通して入力端子
４へ流れるので、抵抗器３１の両端に電位差が発生する
。上記抵抗器３１の電位差はＮＰＮトランジスタ２７の
ベース・エミッタ間に印加されるので、これがＮＰＮ）
ランジスタ２７のベース争エミッタ電圧ＶＢＦ、（０，
７Ｖ）以上になるとＮＰＮ）ランジスタ２７はオンする
。これにより、ベース電流のβ２？倍（β２７はＮＰＮ
トランジスタ２７の電流増幅：Ｊ）のコレクタ電流がＮ
ＰＮ）ランジスタ２７のコレクタからエミｌりへ流れる
。このように動作するので、例えばｌｐｓ後に入力端子
４の電位が元に戻ってＮＰＮ）ランジスタ２６がオフし
ても、ＮＰＮ　トランジスタ２７およびＰＮＰ）ランジ
スタ２５のオン状態が保持される。このため、サイリス
タＴＩがオンし続けることとなり、いわゆるラッチアッ
プする。
なお、ここではＰ−ＷＥ　Ｌ　Ｌ構造において、Ｎ−Ｍ
ＯＳがトリガーとなって、ラッチアップすることを述べ
たが、同様にＰ−ＭＯＳ１４がＯＮした時第１の入力端
子１からＰ−ＭＯＳ１４．出力端子５を通して流れる電
流が多くなり、入力端子ｌからＰ−ＭＯＳ１４のソース
でどの電圧降下が太きく（５，７Ｖ以上）なったときに
も前記と同様にラッチアップする。
また、このようなラッチアップはＮ−ＷＥＬＬ構造のＣ
−ＭＯＳに関しても、同様に発生する。
本発明は上述の問題点にかんがみ、負荷駆動時にダイナ
ミックラッチアップが発生しないようにすることを目的
とする。
〈課題を解決するための手段〉 本発明の多値レベル出力回路は、３個以上の複数の入力
端子を半導体チップ上に有し、これらの入力端子のそれ
ぞれに与えられる電位の１つを選択して共通の出力端子
に導出することにより、外部から入力される選択信号に
応じて上記出力端子から複数種類の電位を出力するよう
にした多値レベル出力回路において、上記複数の入力端
子のそれぞれと上記出力端子との間に介設され、上記選
択信号に応じて上記複数の入力端子のそれぞれに榮えら
れている電位の１つを選択して上記出力端子に導出する
複数のＭＯＳトランジスタと、上記複数の入力端子と上
記複数のＭＯＳ）ランジスタのソース電極との間に設け
られ、上記複数の入力端子のそれぞれに与えられる電位
を上記複数のＭＯＳトランジスタのソース電極にそれぞ
れ供給する複数のソース接続ラインと、変動が少ない所
定の電位を所定のＭＯＳ）ランジスタのバックゲートに
供給するために、上記所定の電位が入力される入力端子
と上記所定のＭＯＳトランジスタのバックゲートとの間
において上記ソース接続ラインとは実質的に別に設けら
れたバックゲート接続ラインとを具備している。
また、本発明の他の特徴とするところは、上記ソース接
続ラインに抵抗器を介設し上記ソース接続ラインに流れ
る電流を減少させるようにしている。
また、本発明のその他の特徴とするところは、３個以上
の複数の入力端子を半導体チップ上に有し、これらの入
力端子のそれぞれに与えられる電位の１つを選択して共
通の出力端子に導出することにより、外部から入力され
る選択信号に応じて上記出力端子から複数種類の電位を
出力するようにした多値レベル出力回路において、上記
複数の入力端子のそれぞれと上記出力端子との間に介設
され、上記選択信号に応じて上記複数の入力端子のそれ
ぞれに与えられている電位の１つを選択して１−記出力
端子に導出する複数のＭＯＳトランジスタと、Ｅ記複数
の入力端子と上記複数のＭＯＳトランジスタのソース電
極との間に設けられ、上記複数の入力端ｆのそれぞれに
与えられる電位を上記複数のＭＯＳトランジスタのソー
ス電極にそれぞれ供給する複数のソース接続ラインと、
所定のＭＯＳトランジスタのバックゲートに供給する所
定の電位が入力される入力端子と上記所定の電位に最も
近い電位が入力される入力端子との間に、低電位側にア
ノードが接続され、高電位側にカソードが接続されてい
るダイオードとを具備している。
〈作用〉 ＭＯＳトランジスタのバックゲートに所定の電位を供給
するためのバックゲート接続ラインが、ソース電極に所
定の電位を供給するためのソース接続ラインとは別に設
けられることによ、す、上記ソース接続ラインに電圧降
下が発生しても上記／へツクゲートの電位が変動しなく
なる。また、９ましくは電流制限用の抵抗器を上記接続
ラインに介設し、上記電圧降下を小さくする。
また、所定の電圧が入力される２つの入力端子の間にダ
イオードが接続されることにより、上記入力端子間にお
ける電位逆転が上記ダイオードの順方向電圧以内に抑制
される。
〈実施例〉 第１図は本発明の多値レベル出力回路の一実施例を示す
回路図であり、第１３図と同一のものについては同一の
符号を付して説明を省略する。
先ず、第１図に従って本発明を低電位側に適用した場合
について第３図の動作波形図を参照して説明する。第３
図のＡ−Ｄに示すように、時点ｔｏにおいて第２〜第４
の制御信号入力端子１８〜２１に与える制御信号１８ａ
〜２１ａを低レベルにするとともに、第１の制御信号入
力端子１８に与える制御信号１８ａを高レベルにする。
これにより、第２のＭＯＳ）ランジスタ１５がオンとな
るとともに、第１のＭＯＳ）ランジメタ１４．第３のＭ
ＯＳトランジスタ１６および第４のＭＯＳランジスタ１
７はオフとなり、第２の入力端子２に与えられている第
２の電位Ｖ２が選択され、第３図Ｅに示すように選択回
路４２の出力電圧ＶＱ　として出力端子５から出力され
る。
次に、時点ｔ１において第１および第２の選択信号１８
ａ、１９ａのレベルを反転させ、第１．第３および第４
の制御信号入力端子１８，２０．２１に低レベルを印加
するとともに第２の制御信号入力端子１９に高レベルを
印加すると、第１のＭＯＳトランジスタ１４がオンとな
り、他のＭＯＳ）ランジスタ１５、ＩＧ、１７がオフと
なる。これにより、第１の入力端子１に入力されている
第１の電位■１が選択されて出力端子５から出力される
。
次に、時点ｔ２において第１．第２および第４の制御信
号入力端子１８，１９．２１を高レベルにするとともに
第３の制御信号入力端子２０を低レベルにすると、第４
のＭＯＳトランジスタ１７のみがオンとなり第４の電位
ｖ４が選択されて出力端子５から出力される。
次に１時点ｔ３においては第１〜第３の制御信号入力端
子１８，１９．２０に高レベルの信号が与えられ、第４
の制御信号入力端子２１に低レベルの信号が与えられる
。これにより、時点ｔ３においては第３のＭＯＳトラン
ジスタ１６のみがオンとなり、第３の入力端子３に与え
られている第３の電位■３が選択されて出力５がら出力
される。
このようにして動作しているときに、ＭＯＳ）ランジス
タ１４〜１７のオンに対応して各ソース接続ラインｆＢ
　＝Ｑａに電流が流れる０例えば、時点ｔ２において第
４のＭＯＳ）ランジスタ１７がオンすると、第１図に示
すように第４のソース接続ライン見４に電流Ｉ４が流れ
、第３図Ｆに示すように第４のソース接続ライン交４に
電圧降下が発生する０本実施例においては、第３および
第４のＭＯＳトランジスタ１８．１７のバックゲートに
第４の入力端子４の電位を印加するためのバックゲート
接続ライン見６を第４の入力端子４の近傍において第４
のソース接続５４７文４とは分岐して独立的に設けてい
る。したがって、ＭＯＳトランジスタ１８．１７のパッ
クケートに電位を印加するライン文６には電流が流れな
いために第４のソース接続ライン交４に電圧降下が発生
しても、第３図Ｇに示スようにＭＯＳ）ランジスタＩＥ
ｉ、１７には電圧降下が発生しない。
一方、第４のソース接続ライン交４には抵抗器２２が介
設されているので、第４のＭＯＳトランジスタ１７から
第４の入力端子４までの間における抵抗値はライン文４
の抵抗と抵抗器２２の抵抗とを加算したものとなり、電
流■４が流れると合成抵抗および′１ｔＦｔの大きさに
対応する電圧降下が発生する。例えば、抵抗器２２の抵
抗が５０（Ω）、第４のソース接続ライン１４の抵抗が
１０（Ω）であるときの電圧降下が１８（Ｖ　）である
場合、第４のソース接続５４７文４に流れる電流Ｉ４の
大きさは０．３（Ａ　）となり、従来の約局に減少する
。
このように、１８（Ｖ）の電圧降下が発生することによ
り、第４のＭＯＳ）ランジスタ１７のソース電位が１８
（Ｖ）上昇した場合は、第３の入力端子３に入力されて
いる第３の電位ｖ３よりも高くなってしまう。しかし１
本実施例においては第３および第４のトランジスタ１８
．１７のバックゲート電位は第２のバックゲート接続ラ
イン１６を介して供給されているので、これらのバック
ゲート電位は第４の入力端子４に入力されている第４の
電位ｖ４に保持される。したがって、第４のソース接続
ラインに電圧降下が発生してもラッチアップしない。
なお、第４の入力端子４と、この入力端子４に第４の電
位Ｖ４を与えるオペアンプ（図示せず）間の配線抵抗お
よびオペアンプ自身の出力インピーダンスがあるので、
電流Ｉ４が流れるとこれらの抵抗および電流による電圧
降下も発生する。
しかし、実施例の場合は流れる電流Ｉ４の大きさが従来
の同様な回路の約局に減っているので、出力回路の外部
状態が従来と同じ場合、すなわち、同じ条件で比較した
場合にはラッチアップの危険性が約局に低下する。
更に、実施例においては第１１Ｎに示したように、高い
電位が与えられる第３の入力端子３にカソードを接続す
るとともに、低い電位が与えられる第４の入力端子４に
アノードを接続して、第３および第４の入力端子間にダ
イオード４５を配設している。したがって、第４の入力
端子４の電位が第３の入力端子３の電位より高くなって
もこれらの端子間の電位差がダイオード４５の順方向電
圧以下にクランプされるので、例えば、シリコンダイオ
ードで０．７（Ｖ）　、ゲルマニウムダイオードで０．
３（Ｖ）　、ショットキーダイオードで０．２（Ｖ　）
以上は電位逆転が大きくはならず、したがってラッチア
ップしなくなる。
第４図は本発明をＰ−ＷＥＬＬ構造のＣ−ＭＯＳに適用
した例を示す模式的な断面図、第５図は第４図における
サイリスタの構造を示す回路図である。第４図から明ら
かなように、ＰＮＰ）ランジスタ２５．ＮＰＮ）ランジ
スタ２８，２？　、抵抗２８．２９，３０，３１．２２
によりサイリスタＴ２が構成されている。なお、第４図
および第５図において第１図と実質的に同一な部分につ
いては同一の符号を付している。
サイリスタＴ２がこのように構成されることにより、第
４の入力端子４の電位Ｖ４が第３の入力端子３の電位Ｖ
３よりも０．７Ｖ以上大きくなるとＮＰＮ　）ランジス
タ２６がオンする。これにより、ＮＰＮ）ランジスタ２
６のコレクタには、第１の入力端子ｌより抵抗器２８．
２９を通してベースに流れる電流のβ２６倍（β２６は
ＮＰＮ）ランジスタ２６の電流増幅率）の電流がコレク
タ電流が流れる。このコレクタ電流が流れることにより
抵抗器２８の両端に電位差が生じ、この電位差がＰＮＰ
トランジスタ２５のベース・エミッタに加わる。したが
って、抵抗器２８の両端に０．７Ｖ以上の電位差が生じ
るとＰＮＰトランジスタ２５がオンとなり、そのベース
電流のβ２５倍（β２５はＰＮＰ　トランジスタ２５の
電流増幅率）の電流がコレクタに流れる。
このコレクタ電流は抵抗器３０．３１を通って第４の入
力端子４へ流れるので、ＰＮＰトランジスタ２５がオン
すると抵抗器３１の両端に電位差が生じる。抵抗器３１
の両端に発生した電圧はＮＰＮ）ランジスタ２７のベー
ス・エミッタに加えられるので、その大きさが０．７Ｖ
以上になるとＮＰＮ）ランジスタ２７はオンとなり、ベ
ース電流のβ２１倍（β２１はＮＰＮトランジスタ２７
の電流増幅率）の：Ｖ流がコレクタからエミッタへ流れ
る。しかし、この場合、ＮＰＮ　）ランジスタ２７のエ
ミッタに上記した電流制限用の抵抗器２２が接続され、
ベース電流とコレクタ電流の合計がエミッタ電流として
抵抗器２２を流れるために、抵抗器２２の両端に電圧降
下が発生するので、ベース電流はそれほど大きく流れな
い。これは、ＮＰＮトランジスタ２７のエミッタと第４
の入力端子４との間の抵抗値が、従来はラインｌａの抵
抗値である１０Ωだけであったのに対し、本実施例では
ライン文４の抵抗と抵抗器２２の抵抗とを合計した抵抗
値６０Ωになっている。すなわち、エミッタに接続され
る抵抗の大きさが６倍になっているので、エミッタ電流
は従来の１／６シか流れないことになる。つまり、ＮＰ
Ｎトランジスタ２７がエミッタフォロワのように動作す
ることにより、ＮＰＮ）ランジスタ２７の入力インピー
ダンスが高い。したがって、ＰＮＰトランジスタ２５の
コレクタ電流が増えて抵抗器３１の両端に発生する電圧
が大きくなってもラッチアップしなくなる。
マタ、ＮＰＮトランジスタ２７のエミッタの電位が上昇
することによりコレクタ電流にリミッタがかかるので、
抵抗器２８の両端に大きな電圧降下が発生するのが抑制
される。これにより、はとんどの場合抵抗器２８の両端
に発生する電圧降下はＰＮＰトランジスタ２５のベース
・エミッタ電圧以下に抑制され、ラッチアップは発生し
なくなる。そして、例えばＳｐｓ後に第４の入力端子４
の電位が元の第４の電位ｖ４に戻りＮＰＩ’１ランジス
タ２６がオフになるとＰＮＰ　トランジスタ２５もオフ
になるので、ラッチアップは回避される。
更に、本実施例においては第３の入力端子３と第４の入
力端子４との間にダイオード４５が設けられている。し
たがって、この間における電位逆転はダイオード４５の
順方向電圧以下に抑えられるので、電位逆転によるラッ
チアップはなくなる。
なお、上記実施例ではＰ−ＷＥＬＬ構造において最低電
位側に本発明を適用した例を示したが、Ｎ−ＷＥＬＬ構
造において最低電位側に適用した場合も同様であり、説
明を省略する。
次に、本発明を最高電位側に適用した第２図の例につい
て説明する。
この例の場合には、第１の入力端子ｌと第１のＭＯＳ）
ランジスタ１４のソースとを接続する第１のソース接続
ライン交１に電流制限用の抵抗器２３が介設される。ま
た、第１および第２のＭＯＳトランジスタ１４．１５に
第１の入力端子ｌの電位を与えるためバックゲート接続
ライン交５が設けられるとともに、第１および第２の入
力端子１，２がダイオード４６を介して短絡される。
このように構成された第２図の実施例の回路の動作を第
６図の動作波形図に従って説明する。
先ず、第６図Ａ−Ｄに示すように時点ｔｏ　において第
１〜第３の制御信号入力端子１８，１９．２０に与える
制御信号１８ａ、１９ａ、２０ａの信号レベルを高レベ
ルにするとともに、第４の制御信号入力端子２１にかえ
る制御信号２１ａの信号レベルを低レベルにする。これ
により、第３のＭＯＳ）ランジスタ１６がオンするとと
もに他のＭＯＳ）ランジスタ１４，１５゜１７がオフし
、第６図Ｅに示すように第３の入力端子３に与えられて
いる第３の電位Ｖ３が選択され、出力電圧ＶＯとして出
力端子５から出力される。
次に時点１．において第３および第４の選択信号２０ａ
、２１ａの信号レベルを反転させると第４のＭＯＳ）ラ
ンジスタ１７のみが動作するようになり、第４の入力端
子４に与えられている第４の電位ｖ４が選択されて出力
端子５から出力される。
また１時点ｔ２において第１の選択信号１８ａ。
２１ａを反転させると第１の入力端子１に与えられてい
る第１の電位ｖ１が選択され、次に、時点ｔ３において
第１および第２の選択信号１８ａ、１９ａを反転させる
と第２の入力端子２に与えられている第２の電位ｖ２が
選択され、出力端子５から順次出力される。
このようにして動作しているので、第１のＭＯＳトラン
ジスタ１４がオンするごとに第１のソース接続ライン文
１に電流が流れる。本実施例では第１および第２のＭＯ
３＋−ランジスタ１４．１５のバックゲートにｉｌの入
力端子１の電位を与えるためのライング５をソース接続
ラインＭｌ　　とは別に設けているので、第６図Ｆに示
すように第１のＭＯＳトランジスタ１４がオンして電流
が流れて電圧降下が発生しても、第６図Ｇに示すように
第１および第２のＭＯＳ）ランジスタのバックゲートに
は電圧降下が発生しない。
一方、第１のソース接続ライン交１には電流制限用の抵
抗器２３が介設されているので、第１のＭＯＳトランジ
スタと第１の入力端子１間の抵抗はライン文１自体の抵
抗値と抵抗器２３の抵抗値とを合計したものとなり、電
流が流れると大きな電圧降下が発生する０例えば１８Ｖ
の電圧降下が発生した場合における配線抵抗の大きさが
１０Ω、抵抗器２３の抵抗値が５０Ωならばラインｆｌ
＋　に流れる電流は０．３Ａとなる。この場合、第１の
ＭＯＳトランジスタ１４に印加される電位は１８Ｖ低下
して第２の入力端子２に与えられている第２の電位Ｖ２
よりも低くなってしまうが、第１および第２のＭＯＳト
ランジスタ１４．１５のバックゲートが第１の電位■１
に保持されているのでラッチアップしない。
また、第１の入力端子１と直流電圧源（図示せず）との
間において電圧降下が発生するが、これらの間を接続す
る配線に流れる電流の大きさが従来の局に減っているの
で、出力回路の外部の条件が従来と同じ場合におけるラ
ッチアップの危険性を従来の約届に減らすことができる
。
更に、この場合は第１および第２の入力端子１．２間に
ダイオード４６が接続されているので、これらの入力端
子間に電位の逆転が起きても逆転電圧はダイオード４６
の順方向電圧にクランプされるのでラッチアップが防止
される。
ところで、飽和電流は約局に減少するものの非飽和電流
は従来と同様であるので、例えばＬＣＤの様な容量性の
負荷を駆動する場合には、充放電に要する時間が約２．
５倍になる。しかし、従来から充放電時間は非常に短く
、例えば約１ｐｓ程度である、したがって、充放電時間
が２．５倍となることによりこれが約２．５μｓになっ
たとしてもデユーティが１／２００〜１／４００程度の
ＬＣＤにおける充放電時間は７２μｓ〜３８ＪＬｓ＜ら
いあるので、波形のなまりは約３．５〜７％程度と僅か
であり、特に問題はない。
第７図は、第２図の回路図の出力部をＰＷＥＬＬ構造の
Ｃ−ＭＯ３断面で表わした図、第８図は、第７図におけ
るサイリスタの回路図である。
第７図および第８図に示すように、ＰＮＰ）ランジスタ
３２，２５　　、　ＮＰＮ　トランジスタ２７．抵抗器
２８．２９，３０，３１．２３によってサイリスタＴ３
が形成される。このサイリスタＴ３においては、入力端
子１に笑えられる電位が入力端子２に与えられる電位よ
りも０．７Ｖ以上低くなるとＰＮＰ　）ランジスタ３２
がオンする。これにより、ＰＮＰ）ランジスタ３２のコ
レクタにはベース電流のβ３２倍（β３２はＰＮＰ　ト
ランジスタ３２の電流増幅率）のコレクタ電流が流れる
。このコレクタ電流は抵抗器３０．３１を通って第４の
入力端子４へ流れるので、この場合抵抗器３１の両端に
電圧降下が発生する。抵抗器３１の両端の電圧がＮＰＮ
トランジスタ２７のベース・エミッタに加えられるので
、電圧降下の大きさが０．７Ｖ以上になるとＮＰＮＩラ
ンジスタ２７はオンする。これにより、ＮＰＮトランジ
スタ２７のコレクタには、そのベース電流のβ２１倍（
β２１はＮＰＮ）ランジスタ２７の電流増幅率）のコレ
クタ電流が流れる。このコレクタ電流は第１の入力端子
１から抵抗器２８．２９を通ってＮＰＮ　トランジスタ
２７のコレクタに流れるので、このときに抵抗器２８の
両端に電圧降下が発生する。この電圧降下が０．７Ｖ以
上になると、抵抗器２８の両端の電圧がそのベースφエ
ミッタに与えられるＰＮＰ　）ランジスタ２５がオンと
なり、ベース電流のβ２５倍（β２５はＰＮＰ）ランジ
スタ２５の電流増幅率）の電流がエミッタからコレクタ
へ流れる。
ＰＮＰトランジスタ２５のエミッタには上述した電流制
御用の抵抗器２３が介設されているので、この抵抗器２
３にベース電流とコレクタ電流とを合計した′Ｉｔ流が
流れるとその両端に大きな電圧降下が発生ずる。このた
め、ＰＮＰ）ランジスタ２５においては大きなベース電
流が流れない。すなわち、ＰＮＰ　）ランジスタ２５の
エミッタに接続される抵抗値が従来の６倍になっている
ので、ベース電圧が従来と同じならばベース電流は約１
７６に減少する。つまり、電流制限用の抵抗器２３が接
続されることによりＰＮＰ）ランジスタ２５がエミッタ
フォロアのように動作する。したがって、ＰＮＰトラン
ジスタ２５はベース電流が増加しないのでコレクタ電流
も増加せずラッチアップしなくなる。
また、ＰＮＰトランジスタ２５のコレクタ電流が増加し
ないので、第１の入力端子ｌの電位が元の電位に戻った
ときの抵抗器３１の電圧降下は０．７Ｖ以下であり、チ
ー２チアツブしなくなる。
更に入力端子ｌと２との間にダイオード４６を接続して
いるので、これらの間における電位の逆転はダイオード
４６の順方向電圧以上にはならない。
したがって、電位逆転によってＰＮＰ　ｈランジメタ３
２がオンする不都合がなく、電位逆転によるう、チアツ
ブが確実に防止される。
なお、上述したような動作はＮ−ＷＥ　Ｌ　Ｌ構造にお
いて最高電位側に本発明を適用した場合でも同様に行な
われる。
なお、上記ダイオード４５．４６をＩＣに内蔵する場合
には、最高または、最低電位入力端子と、複数の中間入
力電位入力端子の全てに、ダイオードを付ける場合と、
これらの内のただ１ケ所のみに付ける場合とがある。し
かし、このダイオードを外付けする場合には、ＩＣ１つ
に、１つ以上のダイオードを付ける必要は無い。以下こ
の説明をする。
第１３図の従来回路を、出力端子数が多数（たとえば８
０）あるＬＣＤ駆動用ＩＣに使用し、このＩＣを８個使
用してＬＣＤパネルを駆動した場合には以下の問題が発
生する。
すなわち、容量負荷のＬＣＤ　（たとえばｌ出力部たり
　６００ＰＦとすると、８０出力で４８ＮＦ）を駆動す
る場合、充電したＬＣＤを放電すると、瞬間０．９６Ａ
　：約ＩＡ）がＩＣの第４の入力端子４から、オペアン
プ２４の出力側へ流れる。したがって、合計８個のＩＣ
を使用すると、オペアンプ２４には８Ａの’、ｔｉが流
れることになる。
ところで、−・般にオペアンプには発振防止用及び出カ
シヨード時の保護として低抵抗（たとえば１Ω）が出力
に入っており、又出力の電流容蓼は、１０〜１００ｍＡ
程度しか無い。したがってこのオペアンプの出力に、パ
ワーブースターを刊けた場合でも、流れる電流は１〜２
Ａ程度である。
よって、８Ａの電流が流れると最低でも８■程度の′電
圧降下が発生するので、第３のＭＯＳトランジスタ１６
はソース電位よりもバック電位が高くなってしまい、ラ
ッチアップしてしまう。
第９図は、第４の電位を作っているオペアンプ２４と、
８個の８０出力駆動ＩＣ５５〜６２及び、その間の配線
インピーダンス４７〜５４を含めた結線図である。
第９図において、インピーダンス４７〜５４は、基板の
配線抵抗やライン結線抵抗であり、これらの基板やライ
ンを構成するための部材として一般に銅を使用するため
、抵抗成分としては、数１０ｍΩ〜数１００ｍΩである
。したがって、配線インピーダンス４７の結線が１ｍ程
度あっても、その抵抗値は数１００ｍΩ程度である。ま
た、配線インピーダンス４８〜５４の結線が１０ｃ層程
度であるとすると、抵抗値は数１０ｍΩ程度であり、電
圧降下としてはＩＶ程度である。すなわち、例えば配線
インピーダンス４７が１００ｍΩ、配線インピーダンス
４８〜５４がＩｏｎΩとすると、全抵抗は１７０ｍΩと
なる。したがって、電圧降下は１．０８Ｖ　、配線イン
ピーダンス４７が３０ｍΩとしても、全抵抗は１００ｍ
Ωで、電圧降下は０．５２Ｖとなる。しかし、インダク
タンス成分は、配線インピーダンス４７の結線が１ｍ程
度で数ＪＬＨ，配線インピーダンス４８〜５４が１０ｃ
ｍ程度で数　１００Ｎ　Ｈである。一方、１ｇ３間に電
流の増減があるとすると、これは周波数成分としては少
なくとも２　Ｍ　ＨＺである。したがって、配線インピ
ーダンス４７は、２πｆＬ＝２　Ｘ３．１４Ｘ　２　Ｍ
Ｘ　ｌルＨ＝　１２．５Ｇ（Ω）となる。また、各配線
インピーダンス４８〜５４も同様に、１．２５６（Ω）
となる。よって、これらのインビータンスによる電圧降
下は　１３５．Ｅｉ４８Ｖとなる。この場合、配線イン
ピーダンス４７が３０ｃｍ程度で３．７１８（Ω）であ
っても１３５．３１２Ｖとなるものの、実際には最高電
位と最低電位との電位差が２０（Ｖ）しかないので、こ
こまで電圧降下は発生しないが、最高電位付近まで上昇
してラッチアップすることは１１白である。
したがって、この条件でダイオード４５．４６を外付け
するときには、ＩＣ１つについて必ず１つ付ける必要が
ある。
しかし、ＬＣＤの容量値が１７４になり、また電源の配
線を強化することにより、配線のインピーダンスを１／
４に低下させると以下の様になる。
すなわち、インピーダンス４７を流れる電流は２Ａとな
り、第１の接続点６３の電位は８．２８４Ｖ上昇する（
ただし、インピーダンス４７＝　３．、１４２（Ω）で
長さ１ｍのとき）。また、インピーダンス４７０．９４
２（Ω）で長さ３０ｃｍ（７）ときには、３．７６８　
Ｖとなる。よってＩＣ５５の第４の電位ｖ４と第３の電
位■３の電位入力端子間にダイオードが必要となる。こ
のダイオードに、ショットキーダイオードを使用すると
電位逆転を０．２■でクランプすることができる。
インピーダンス４８を流れる電流が１．７５Ａの場合、
第２の接続点６４の電位が０．５４９５Ｖ上昇する（イ
ンピーダンス４８＝　０．３１４（Ω）で長さ１０ｃｓ
＋のとさ）。しかし、第１の接続点６３の電位がすでに
、０．２ｖ七昇しているので、電圧降下の合計は０．７
４９５Ｖである。したがって、ＩＣ５Ｂの第４の電位ｖ
４と第３の電位■３　とが入力される端子間にダイオー
ドが必要となる。このダイオードに、ショットキーダイ
オードを使用すると、　０．２■でクランプすることが
できる。インピーダンス４９を流れる電流は１．５Ａで
あり、第３の接続点６５の電位は０．４７１Ｖ上昇する
。しかし第２の接続点６４の電位は、すでに０．２ｖ上
昇しているので合計０．６７１Ｖとなる。この電圧は、
トランジスタのベース・エミッタ電圧（０，７Ｖ　）以
下なのでラッチアップしない、したがってＩＣ５７の入
力端子４゜３間にダイオードは不要である。
インピーダンス５０を流れる電流は１２５Ａであり、第
４の接続点６６の電位は０．３９２５Ｖ上昇する。
この場合、第３の接続点６５の電位は０．６７１Ｖ上昇
しているので、第４の接続点６６の電位は合計１．０Ｅ
ｉ３５Ｖとなる。したがってこの場合はＩＣ５８の入力
端子４．３間にダイオードが必要となる。このダイオー
ドにショットキーダイオードを使用すると、　０．２■
でクランプすることができる。
インピーダンス５１を流れる電流はＩＡであり、第５の
接続点６７の電位は、０．３１４　Ｖと０．２Ｖとを合
計した値０．５１４Ｖ上昇する。この電位は０．７Ｖ以
下であり、ラッチアップを起さない為ＩＣ５９の入力端
子４，３間にダイオードは不要である。
インピーダンス５２を流れる電流は０．７５Ａであり、
第６の接続点６８の電位は０．２３５５＋　０．３１４
　＋０．２　＝０．７４９５Ｖ上昇する。よってＩＣＥ
ｉ、０の入力端子４．３間にダイオードが必要になる。
このダイオードにショットキーダイオードを使用すると
、０．２■でクランプすることができる。
インピーダンス５３を流れる電流は０．５Ａであり、第
７の接続点６９の電位は０．１５７＋　Ｑ、２＝０．３
５７　Ｖ上昇する。この電位は０．７ｖ以下であり、ラ
ッチアップを起さない為ＩＣ６１の入力端子４．３間に
ダイオードは不要である。
インピーダンス５４を流れる電流は０．２５Ａであり、
第８の接続点７０の電位は０．０７８５＋　０．３５７
Ｖ上昇する。この電位は０．７ｖ以下なのでラッチアッ
プを起さない為、ＩＣ８２の入力端子４．３間にダイオ
ードは不要である。
以北、この条件のもとではＩ　Ｃ５５，５６，５８，Ｇ
Ｏの各入力端子４，３間にダイオードを設ける必要があ
る。また、Ｉ　Ｃ５７，５９，８１，ｆ３２は入力端子
４，３間にダイオードを設ける必要がない。
上記説明は端子４，３間で述べたが、同様に最高電位Ｖ
ｌ　　と中間電位Ｖ２とが入力される端子間でも同様で
あり説明を省略する。
なお、前記説明で電流や配線インピーダンスがさらに低
下した場合には、ダイよ一ドを付ける必要があるＩＣは
さらに減少し、最少は１つ付ければよくなるまで減少す
る。
なお、上述の実施例では４レベルを出力する場合につい
て説明したが、本発明は、本文中の説明から明らかなよ
うに、３レベル、以上の多値レベルを出力する全ての回
路に適用することができる。
なお、第１Ｏ図および第１１図の回路図に示すように、
低電位側または高電位側の何れか一方の側にのみバック
ゲート接続ラインを設けるようにしてもよく、第１２図
の回路図に示すように、低電位側および高電位側の両方
にバックゲート接続ラインを設けるようにしてもよい。
なお、第１０〜第１２図には２個しか示されていないが
、実施例の多値レベル出力回路には、各入力端子１，２
，３．４に与えられる電位を選択する選択回路４２．４
３が例えば８０個設けられている。選択回路４３は選択
回路４２と同一に構成され、選択回路４２における電位
選択用の第１〜第４のＭＯＳ）ラジスタ１４〜１７に対
応して第１〜第４のＭＯＳトランジスタ３４〜３７が設
けられているとともに、出力端子５に対応して出力端子
３３が設けられている。また、第１〜第４の信号入力端
子１８〜２１に対応して第１〜第４の信号入力端子３８
〜４１が設けられていて、これらの選択回路４２．４３
は各信号入力端子１８〜２１および３８〜４１に与えら
れる制御信号に応じた動作を行ない、全ての選択回路４
２．４３が同じ動作を行なったときに最大電流が流れる
。また、電流制限用の抵抗器２２．２３やダイオード４
５．４８等は必ずしも全てに設ける必要はなく、必要に
応じて設ければよい。なお、上記抵抗器２２や２３等を
設ける場合には、上述の実施例で示したように、各選択
回路４２．４３・・・に共通なソース接続ライン中に１
つ設けてもよく、また各種選択回路４２．４３・・・に
個別に設けてもよい。このように個別に抵抗器を設ける
場合、金属と比較して比較的抵抗値の大きいポリシリコ
ン等を使用してジャンパー配線を行なうことにより、ジ
ャンパー配線と抵抗器の形成を同時に行なうことができ
る。
また、本発明はＭＯＳ）ランジスタによるスイッチのみ
ならず、例えばＰ−ＭＯＳとＮ−ＭＯＳの両方を用いた
アナログスイッチによる選択回路に適用することができ
る。
〈発明の効果〉 請求項１の発明は、ＭＯＳトランジスタのバックゲート
に所定の電位を供給するためのバックゲート接続ライン
をソースに所定の電位を供給するだめのソース接続ライ
ンとは別に設けたので、大電流が流れることにより上記
ソース接続ラインに電圧降下が発生しても上記バックゲ
ートの電位が変動しないようにすることができ、電位逆
転によるラッチアップが生じないようにすることができ
る。
請求項２の発明は、ＭＯＳ）ランジスタのソースに所定
の電位を供給するためのソース接続ラインに抵抗器を介
設したので、上記ソース接続ラインに流れる電流を減少
させることができ、ラッチアップのトリガーとなる電位
の逆転を生じにくくしてラッチアップの危険性を低下さ
せることができる。
請求項３の発明は、それぞれに所定の電位が入力される
２つの入力端子間に、低い電位が入力される入力端子に
アノードを接続するとともに、高い電位が入力される入
力端子にカソードを接続してダイオードを設けたので、
上記２つの入力端子間における電位逆転を上記ダイオー
ドの順方向電圧以内に抑えることができ、電位逆転によ
るラッチアップを防止することができる。
【図面の簡単な説明】
第１図は、本発明を低電位側に適用した例を示す回路図
、 第２図は、本発明を高電位側に適用した例を示す回路図
。 第３図は、第１図の回路図の各部の動作を説明するため
の動作波形図、 第４図は、第１図の回路図の出力部をＰ−ＷＥＬＬ構造
のＣ−ＭＯＳ断面で表わした図、第５図は、第４図にお
けるサイリスタ構造を示す回路図。 第６図は、第２図の回路図の各部の動作を説明するため
の動作波形図、 第７図は、第２図の回路図の出力部をＰ−ＷＥＬＬ構造
のＣ−ＭＯＳ断面で表わした図、第８図は、第７図にお
けるサイリスタ構造を示す回路図、 第９図は、外部配線状態の概略を示す配線図、第１０図
は、第１図と異なる実施例を示す多値レベル出力回路の
回路図、 第１１図は、第１図および第１０図と異なる実施例を示
す多値レベル出力回路の回路図、 第１２図は、第１図、第１０図および第１１図と異なる
実施例を示す多値レベル出力回路の回路図、第１３図は
、従来の多値レベル出力回路の一例を示す回路図、 第１４図は、第１３図の回路図の出力部をＰ−ＷＥＬＬ
構造のＣ−ＭＯＳ断面で表わした図、第１５図は、第１
４図におけるサイリスタ構造を示す回路図である。 ｌ・・・第１の入力端子、　２・・・第２の入力端子。 ３・・・第３の入力端子、　４・・・第４の入力端子。 ５・・・出力端子。 １４・・・第１のＭＯＳ）ランジスタ。 １５・・・第２のＭＯＳ）ランジスタ。 １６・・・第３のＭＯＳトランジスタ。 １７・・・第４のＭＯＳ）ランジスタ。 １日・・・第１の制御信号入力端子。 １９・・・第２の制御信号入力端子。 ２０・・・第３の制御信号入力端子。 ２１・・・第４の制御信号入力端子。 ２２．２３・・・電流制限用抵抗器。 ４２．４３・・・選択回路。 見１〜旦４・・・第１〜第４のソース接続ライン。 ！；Ｌ５．文６・・・第１．第２の バックゲート接続ライン。 Ｖｌ・・・第１の電位、　　Ｖ２・・・第２の電位。 Ｖ３・・・第３の電位、　Ｖ４・・・第４の電位。 ＶＯ・・・出力電位。

Claims (3)

    【特許請求の範囲】
  1. （１）３個以上の複数の入力端子を半導体チップ上に有
    し、これらの入力端子のそれぞれに与えられる電位の１
    つを外部から入力される選択信号に応じて選択して共通
    の出力端子に導出することにより、上記出力端子から複
    数種類の電位を出力するようにした多値レベル出力回路
    において、 上記複数の入力端子と上記出力端子との間にそれぞれ介
    設され、上記選択信号に応じて上記複数の入力端子のそ
    れぞれに与えられている電位の１つを選択して上記出力
    端子に導出する複数のＭＯＳトランジスタと、 上記複数の入力端子と上記複数のＭＯＳトランジスタの
    ソース電極との間にそれぞれ設けられ、上記複数の入力
    端子のそれぞれに与えられる電位を上記複数のＭＯＳト
    ランジスタのソース電極にそれぞれ供給する複数のソー
    ス接続ラインと、変動が少ない所定の電位を所定のＭＯ
    Ｓトランジスタのバックゲートに供給するために、上記
    所定の電位が入力される入力端子と上記所定のＭＯＳト
    ランジスタのバックゲートとの間において上記ソース接
    続ラインとは実質的に別に設けられたバックゲート接続
    ラインとを具備することを特徴とする多値レベル出力回
    路。
  2. （２）上記ソース接続ラインに抵抗器を介設したことを
    特徴とする請求項１に記載の多値レベル出力回路。
  3. （３）３個以上の複数の入力端子を半導体チップ上に有
    し、これらの入力端子のそれぞれに与えられる電位の１
    つを外部から入力される選択信号に応じて選択して共通
    の出力端子に導出することにより、上記出力端子から複
    数種類の電位を出力するようにした多値レベル出力回路
    において、 上記複数の入力端子のそれぞれと上記出力端子との間に
    介設され、上記選択信号に応じて上記複数の入力端子の
    それぞれに与えられている電位の１つを選択して上記出
    力端子に導出する複数のＭＯＳトランジスタと、 上記複数の入力端子と上記複数のＭＯＳトランジスタの
    ソース電極との間に設けられ、上記複数の入力端子のそ
    れぞれに与えられる電位を上記複数のＭＯＳトランジス
    タのソース電極にそれぞれ供給する複数のソース接続ラ
    インと、 最高電位又は最低電位を入力する上記電位入力端子とこ
    の電位入力端子に入力する電位に直近の電位を入力する
    電位入力端子との間に低電位側にアノードを、高電位側
    にカソードを接続して設けられたダイオードとを具備す
    ることを特徴とする多値レベル出力回路。
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