JPH01132212A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01132212A JPH01132212A JP62289330A JP28933087A JPH01132212A JP H01132212 A JPH01132212 A JP H01132212A JP 62289330 A JP62289330 A JP 62289330A JP 28933087 A JP28933087 A JP 28933087A JP H01132212 A JPH01132212 A JP H01132212A
- Authority
- JP
- Japan
- Prior art keywords
- power source
- power supply
- substrate
- electrode
- gnd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に係り、特にラッチアップ耐圧向
上および電源ノイズマージン向上に好適な電源供給方法
に関するものである。
上および電源ノイズマージン向上に好適な電源供給方法
に関するものである。
集積回路量カバソファなどの比較的大きな負荷を駆動す
る回路が、多数本同時に切替る場合に流れる電流による
電源ノイズを防止する方法や、前記ノイズによる誤動作
を防止する方法は種々提案されている。この中で電源パ
ッド電極を複数個設は電源インピーダンスを下げかつ、
信号系統別にバッファを分割配置することにより、前記
ノイズの系統間の相互干渉を防ぐ方法は一般的に行われ
ている。例えば、ラッチアップに関しては１９８３年８
月２２日発行日経エレクトロニクス別冊ｒマイクロデバ
イセズＪＰ、８５に記載されている。
る回路が、多数本同時に切替る場合に流れる電流による
電源ノイズを防止する方法や、前記ノイズによる誤動作
を防止する方法は種々提案されている。この中で電源パ
ッド電極を複数個設は電源インピーダンスを下げかつ、
信号系統別にバッファを分割配置することにより、前記
ノイズの系統間の相互干渉を防ぐ方法は一般的に行われ
ている。例えば、ラッチアップに関しては１９８３年８
月２２日発行日経エレクトロニクス別冊ｒマイクロデバ
イセズＪＰ、８５に記載されている。
上記従来技術は１発生したノイズによるラッチアップ耐
圧低下の問題について配慮がされておらず、Ｐ形基板Ｌ
ＳＩでの実施に問題があった。
圧低下の問題について配慮がされておらず、Ｐ形基板Ｌ
ＳＩでの実施に問題があった。
すなわち、電源を複数系統に分離して供給する場合１つ
の電源ラインにノイズが発生すると、同−ＬＳＩチップ
内で基板電位に差が生じ基板電流を発生させラッチアッ
プ耐圧を低下させるという問題がある。従来のＬＳＩの
多くはＮ形基板ＬＳＩであり、ＴＴＬレベルインタフェ
ースなどでノイズ発生が問題となり易いＧＮＤ電源（低
レベル電源）側基板は、ウェルと呼ばれるＰ−領域で分
離されており上記基板電源によるラッチアップ耐圧低下
は問題となりにくかった。しかしＰ形基板ＬＳＩでは上
記ＧＮＤ電源側基板がチップ内金域Ｐ−領域となってお
り分離されていないため、上記ラッチアップ耐圧低下が
問題となり上記ノイズ対策を行えなかった６本発明の目
的は上記問題を解決する電源供給方法を提供することに
ある。
の電源ラインにノイズが発生すると、同−ＬＳＩチップ
内で基板電位に差が生じ基板電流を発生させラッチアッ
プ耐圧を低下させるという問題がある。従来のＬＳＩの
多くはＮ形基板ＬＳＩであり、ＴＴＬレベルインタフェ
ースなどでノイズ発生が問題となり易いＧＮＤ電源（低
レベル電源）側基板は、ウェルと呼ばれるＰ−領域で分
離されており上記基板電源によるラッチアップ耐圧低下
は問題となりにくかった。しかしＰ形基板ＬＳＩでは上
記ＧＮＤ電源側基板がチップ内金域Ｐ−領域となってお
り分離されていないため、上記ラッチアップ耐圧低下が
問題となり上記ノイズ対策を行えなかった６本発明の目
的は上記問題を解決する電源供給方法を提供することに
ある。
上記目的は、出カバソファなどの比較的大きな瞬時電流
が流れるＭｏＳトランジスタのソース電極と基板電極に
電位を供給している電源を、ソース電極用電源と基板電
極用電源に分離して別系統より供給し、上記ソース電極
用電源にのみ流し上記基板電極用電源には電流が流れな
い様にすることにより達成される。
が流れるＭｏＳトランジスタのソース電極と基板電極に
電位を供給している電源を、ソース電極用電源と基板電
極用電源に分離して別系統より供給し、上記ソース電極
用電源にのみ流し上記基板電極用電源には電流が流れな
い様にすることにより達成される。
出力バッファなどの比較的大きな瞬時電流が流れるＭＯ
Ｓトランジスタのソース電極用電源と基板電極用電源を
分離して供給した場合、前記ソース電極用電波には大き
な瞬時電流が流れるため、その電源インピーダンスによ
り電圧降下が生じ電源ノイズが発生する。一方基板電極
用電源は分離され別系統より供給されているため、基板
電位の変動はおさえられ、複数の電源供給パッドを設け
ても基板電流が発生しないためラッチアップ耐圧が低下
することがない。
Ｓトランジスタのソース電極用電源と基板電極用電源を
分離して供給した場合、前記ソース電極用電波には大き
な瞬時電流が流れるため、その電源インピーダンスによ
り電圧降下が生じ電源ノイズが発生する。一方基板電極
用電源は分離され別系統より供給されているため、基板
電位の変動はおさえられ、複数の電源供給パッドを設け
ても基板電流が発生しないためラッチアップ耐圧が低下
することがない。
以下、本発明の一実、施例を第１図により説明する。同
図は、Ｐ形基板ＬＳＩのグランドノイズ対策の等価回路
図である。符号１はＬＳＩ実装基板の電源配線インピー
ダンス、符号２はＬＳＩパッケージのリード及びボンデ
ィングワイアのインピーダンス（以下インピーダンス２
）、符号３はＬＳＩチップ内電源配線インピーダンス（
以下インピーダンス３）、符号７は出力バッファＰチャ
ンネルＭＯＳトランジスタ、符号８は出力バッファＮチ
ャンネルＭＯＳトランジスタである。電源は実装基板の
電源配線インピーダンス１でＬＳＩのＶｃｃ（高レベル
）電源端子４、ＧＮＤ （低レベル）電源端子５および
基板電位供給用ＧＮＤ電源端子（以下ＧＮＤ電源端子）
６に供給されている。
図は、Ｐ形基板ＬＳＩのグランドノイズ対策の等価回路
図である。符号１はＬＳＩ実装基板の電源配線インピー
ダンス、符号２はＬＳＩパッケージのリード及びボンデ
ィングワイアのインピーダンス（以下インピーダンス２
）、符号３はＬＳＩチップ内電源配線インピーダンス（
以下インピーダンス３）、符号７は出力バッファＰチャ
ンネルＭＯＳトランジスタ、符号８は出力バッファＮチ
ャンネルＭＯＳトランジスタである。電源は実装基板の
電源配線インピーダンス１でＬＳＩのＶｃｃ（高レベル
）電源端子４、ＧＮＤ （低レベル）電源端子５および
基板電位供給用ＧＮＤ電源端子（以下ＧＮＤ電源端子）
６に供給されている。
ＧＮＤ電源端子５及び６で、出力バッファＮチャンネル
ＭＯＳトランジスタ８のソース電極用電源ライン１５（
以下電源ライン１５）と基板電位供給用電源ライン１６
（以下電源ライン１６）とに分離して、チップ内ＧＮＤ
電源バッド１０及び１１に供給し、さらにパッド１０及
び１１からＬＳＩチップ内電源配線インピーダンス３を
通して出力バッファＮチャンネルＭＯＳ８に接続する。
ＭＯＳトランジスタ８のソース電極用電源ライン１５（
以下電源ライン１５）と基板電位供給用電源ライン１６
（以下電源ライン１６）とに分離して、チップ内ＧＮＤ
電源バッド１０及び１１に供給し、さらにパッド１０及
び１１からＬＳＩチップ内電源配線インピーダンス３を
通して出力バッファＮチャンネルＭＯＳ８に接続する。
上記構成で、電源にバッファ切替電流が流れた場合、上
記電源ライン１５及びＶｃｃ電源配線１４及びＶｃｃ電
源バッド９．ＧＮＤ電源パッド１０にはインピーダンス
２，３によりノイズが発生するが、上記電源ライン１６
及びＧＮＤ電源パッド１１には電流が流れないためノイ
ズが発生しない。
記電源ライン１５及びＶｃｃ電源配線１４及びＶｃｃ電
源バッド９．ＧＮＤ電源パッド１０にはインピーダンス
２，３によりノイズが発生するが、上記電源ライン１６
及びＧＮＤ電源パッド１１には電流が流れないためノイ
ズが発生しない。
従ってチップ内Ｐ形基板の電位は安定でラッチアップ耐
圧が低下することはない、第２図は、上記実施例と同様
の例であるが、上記電源ライン１５゜１６がＧＮＤｔ源
バッド１２より分離されている点が異なっている。この
場合インピーダンス２で発生するノイズは電源ライン１
６に付加される。
圧が低下することはない、第２図は、上記実施例と同様
の例であるが、上記電源ライン１５゜１６がＧＮＤｔ源
バッド１２より分離されている点が異なっている。この
場合インピーダンス２で発生するノイズは電源ライン１
６に付加される。
第３図に従来の方式を示した。インピーダンス２．３で
発生したノイズがＧＮＩ）電源ライン１７を通して基板
電位に付加されている。従って、チップ内のある系統に
ノイズが発生するとラッチアップのトリガーとなる。第
４図に、上記第１の実施例によるチップ内の電源配線レ
イアウトの１例を示した。上記実施例は、Ｐ形基板ＬＳ
ＩのＧＮＤ電源供給方法を例に説明したが、Ｎ形基板Ｌ
ＳＩのＶｃｃ電源についても有効なことは明らかである
。
発生したノイズがＧＮＩ）電源ライン１７を通して基板
電位に付加されている。従って、チップ内のある系統に
ノイズが発生するとラッチアップのトリガーとなる。第
４図に、上記第１の実施例によるチップ内の電源配線レ
イアウトの１例を示した。上記実施例は、Ｐ形基板ＬＳ
ＩのＧＮＤ電源供給方法を例に説明したが、Ｎ形基板Ｌ
ＳＩのＶｃｃ電源についても有効なことは明らかである
。
本発明によれば、ＬＳＩの基板側電源においてもラッチ
アップ耐圧低下を気にすることなく電源分離による電源
ノイズ対策を行えるので、要求されたスペックを満足す
る電源端子数を低減できる効果がある。
アップ耐圧低下を気にすることなく電源分離による電源
ノイズ対策を行えるので、要求されたスペックを満足す
る電源端子数を低減できる効果がある。
第１図は１本発明の一実施例の等価回路図、第２図は、
本発明の他の実施例の等価回路図、第３図は、従来技術
による等価回路図、第４図は、本発明における実施例の
チップ内電源配線レイアウトの概略図である。 １・・・ＬＳＩ実装基板の電源配線インピーダンス、２
・・・ＬＳＩパッケージのリード及びボンディングワイ
アのインピーダンス、３・・・ＬＳＩチップ内電源配線
インピーダンス、４・・・ＬＳＩのＶｃｃ電源端子、５
−−−ＬＳＩのＧＮＤ電源端子、６・・・基板電位供給
用電源端子。 ９・・・Ｖｃｃ電源パッド、１０・・・ＧＮＤ電源パッ
ド、１１・・・ＧＮＤ電源パッド、１３・・・出力バッ
ファ 第 ｔｖＡ
本発明の他の実施例の等価回路図、第３図は、従来技術
による等価回路図、第４図は、本発明における実施例の
チップ内電源配線レイアウトの概略図である。 １・・・ＬＳＩ実装基板の電源配線インピーダンス、２
・・・ＬＳＩパッケージのリード及びボンディングワイ
アのインピーダンス、３・・・ＬＳＩチップ内電源配線
インピーダンス、４・・・ＬＳＩのＶｃｃ電源端子、５
−−−ＬＳＩのＧＮＤ電源端子、６・・・基板電位供給
用電源端子。 ９・・・Ｖｃｃ電源パッド、１０・・・ＧＮＤ電源パッ
ド、１１・・・ＧＮＤ電源パッド、１３・・・出力バッ
ファ 第 ｔｖＡ
Claims (1)
- １、出力バッファなどの、比較的大きな瞬時電流が流れ
る同一集積回路チップ内のＭＯＳ素子の電源供給が複数
の電源パッド電極より行われている場合に、前記ＭＯＳ
素子のソース電極と基板電極の電源供給を分離して別系
統より供給する電源供給方法を有することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289330A JPH01132212A (ja) | 1987-11-18 | 1987-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289330A JPH01132212A (ja) | 1987-11-18 | 1987-11-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01132212A true JPH01132212A (ja) | 1989-05-24 |
Family
ID=17741798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62289330A Pending JPH01132212A (ja) | 1987-11-18 | 1987-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01132212A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0435258B1 (en) * | 1989-12-29 | 1998-03-04 | Oki Electric Industry Co., Ltd. | Multi-level selecting circuit with latch-up limiting resistor |
-
1987
- 1987-11-18 JP JP62289330A patent/JPH01132212A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0435258B1 (en) * | 1989-12-29 | 1998-03-04 | Oki Electric Industry Co., Ltd. | Multi-level selecting circuit with latch-up limiting resistor |
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