JPH03204721A - 乱数発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータ装置の分野に使用する乱数発生回
路に関する。

〔従来の技術〕

乱数発生回路に関する従来の技術としては、線形フィー
ドバックシフトレジスタ（以下ＬＦＳＲと略称する）を
使用して擬似乱数を発生するものが知られている。この
従来技術の一例は、エッチ・フジワラ（Ｈ，Ｆｕｊｉ＋
＋ａｒａ）による、ロジック°テスティング・アンド・
デザイン・フォア・テスタビリティ（Ｌｏｇｉｃ　Ｔｅ
ｓｔｉｎｇ　ａｎｄ　Ｄｅｓｉｇｎ　ｆｏｒＴｅｓｔａ
ｂｉｌｉｔｙ）の第９章（１９８５年　マサチューセッ
ツ工科大学出版局（Ｍ　Ｉ　Ｔ　　Ｐｒｅｓｓ））に開
示されている。

〔発明が解決しようとする課題〕

しかしながら、ＬＦＳＲを用いた上記従来技術に係る回
路において、擬似乱数は周期パターンで発生する。この
周期パターンの長さはフィードバック多項式に依存して
いる。さらに、パターン００・・・０は全く発生されず
、ＬＦＳＲの禁止状態となっている。従って、ＬＦＳＲ
はＯＯ・・・０と異なる成る状態に初期化する必要があ
るという問題があることが明らかになった。

本発明の目的は、乱数の発生にＣＰＵ時間を要すること
なく、コンピュータに使用する乱数発生回路を提供する
ことにある。

本発明の他の目的は、大規模パラレルコンピュータにお
ける各プロセッサ要素の一部として一体化することがで
きる乱数発生回路を提供することにある。

〔課題を解決するための手段〕

上述した目的を達成するために、本発明による乱数発生
回路は、高周波発振器として機能する自走式カウンタと
、この自走式カウンタの作動または停止状態を制御する
スイッチと、クロックパルス毎に前記自走式カウンタの
数値をサンプリングするサンプリング回路と、ｎビット
のＬＰＳＲと、このＬＦＳＲのフィードバック多項式を
選択するｎ個のスイッチと、前記ＬＦＳＲの前段の要素
または前記サンプリング回路から、前記ＬＦＳＲのフィ
ードバックビットのソースを選択するスイッチとを具備
している。

本発明の乱数発生回路の実施可能な変更例は、異なる容
量性電荷によって負荷され、及び／又は異なる個数のイ
ンバータを備えたｎ個の自走式カウンタと、この自走式
カウンタの作動または停止状態をそれぞれ制御するｎ個
のスイッチと、前記自走式カウンタの数値をそれぞれサ
ンプリングするｎ個のサンプリング回路とを使用してい
る。

〔作用〕

自記自走式カウンタの周期と前記サンプリング回路のサ
ンプリング周波数は相互に関連を持たない、このため、
生成される乱数パターンには周期性は生じない、同時に
、乱数パターンとして、オールＯも生成される。

〔実施例〕

以下図面を用いて本発明の詳細な説明する。

先ず第１図および第２図により第１の実施例を説明する
。１０１はシステムクロック入力端子である。また、１
０８はこの回路の出力手段である。

即ち１回路で発生したｎビットの乱数は、クロックパル
ス毎に、出力手段からこの回路を装着したシステムに送
給される。１０３は自走式カウンタであり、１０２はこ
のカウンタ１０３の作動・停止状態を制御するスイッチ
である。スイッチ１０２が自走式カウンタ１０３のＮＡ
ＮＤゲートの入力端子に論理Ｏを加えると、前記ＮＡＮ
Ｄゲートの出力端子は論理１となる。このようにして自
走式カウンタが安定状態に固定され、これを停止状態に
あるという、一方、スイッチ１０２が自走式カウンタ１
０３のＮＡＮＤゲートの入力端子に論理１を加えるとき
、前記ＮＡＮＤゲートの出力端子の論理状態はその第２
の入力端子の論理値のみによって決まる。この論理値を
論理ａと呼ぶこととする。このため、前記ＮＡＮＤゲー
トの出力端子の論理状態は論理ａで表わされる。また、
前記ＮＡＮＤゲートの後段には偶数個のインバータが設
けられ、最終段のインバータの出力端子はフィードバッ
クして前記ＮＡＮＤゲートの第２の入力端子に接続され
ている。このため、前記ＮＡＮＤゲートの出力端子の論
理状態は、前記ＮＡＮＤゲートの第２の入力端子にフィ
ードバック論理信号が戻る毎に変わる。このようにして
１回路１０３が発振する０発振周波数は、この回路のゲ
ートを構成するのに使用するトランジスタがもたらす遅
延時間と、インバータの配設個数とに依存している。立
上り時間と立下り時間とが等しいゲートを構成すること
によって、自走式カウンタ１０３が論理Ｏ及び論理１と
を同じ確率で出力できるようになることに留意すべきで
ある。自走式カウンタ１０３が停止状態にあるとき、こ
のカウンタ１０３は作動状態にある場合に比して電力消
費が相当小さい、１０４はサンプリング回路である。こ
の回路はクロックパルス毎に自走式カウンタ１０３の出
力をサンプリングする。自走式カウンタ１０３及びシス
テムクロックのそれぞれの周波数及び位相は相互に関連
するものではない、さらに、自走式カウンタ１０３の周
波数は安定化せず、温度変化または他の外部現象によっ
てドリフトし得るものの、システムクロックの周波数は
安定化している。従って、サンプリング回路１０４の出
力は。

論理０及び論理１のランダムな流れとして考えることが
できる。ここで再度、立上り時間と立下り時間とが等し
いゲートを構成することによって。

サンプリング回路１０４がカウンタ出力から論理０及び
論理１を同等にサンプリングし得るようになることに注
意すべきである。１０６及び１０７は線形フィードバッ
クシフトレジスタ（Ｌ　Ｆ　Ｓ　Ｒ）の本体である。ま
た１０５はスイッチであって、前記ＬＦＳＲに対してフ
ィードバックビットのソースを選択することができる。

スイッチ１０５が前記ＬＦＳＲの前段の要素から生じる
フィードバックビットを選択する位置に切り換えられて
いれば、第１図の回路全体は正規の線形フィードバック
シフトレジスタとして機能し、このためＬＦＳＲとして
使用することができる。スイッチ１０５がサンプリング
回路１０４から出力されるフィートノベックビットを選
択する位置に切り換えられ、スイッチ１０２が自走式カ
ウンタ１０３の動作状態を選択し、しかも基本多項式が
スイッチ群１０６によってフィードバック多項式として
選択されていれば、この回路は乱数発生器として機能す
ることとなる。

次に第２図により、第１図中のサンプリング回路１０４
の構成例を説明する。直列接続された３個のクロックイ
ンバータ２０１〜２０３は自走式カウンタ１０３から送
出される入力信号をサンプリングするのに使用される。

また２組の並列したクロックインバータ２０４および２
０５は、クロックパルスの交番位相によって交互に作動
する。

次いで第３図により本発明の他の実施例を説明する。３
０１はシステムクロック入力端子である。

また３０８はこの回路の出力手段である。即ち、回路で
発生したｎビットの乱数は、クロックパルス毎に、出力
手段からこの回路を装着したシステムに送給される。３
０３は自走式カウンタであり。

３０２はこの自走式カウンタ３０３の作動・停止状態を
制御するスイッチである。また、３０９は自走式カウン
タの容量性負荷である。ここで、スイッチ３０２が自走
式カウンタ３０３のＮＡＮＤゲートの入力端子に論理０
を加えると、前記ＮＡＮＤゲートの出力端子は論理１に
設定される。このようにして、自走式カウンタが安定状
態に固定され。

これを停止状態にあるという、一方、スイッチ３０２が
自走式カウンタ３０３のＮＡＮＤゲートの入力端子に論
理１を加えるとき、前記ＮＡＮＤゲートの出力端子の論
理状態はその第２の入力端子の論理値のみによって決ま
る。この論理値を論理ａと呼ぶこととする。このため、
前記ＮＡＮＤゲートの出力端子の論理状態は論理ａで表
わされる。また、前記ＮＡＮＤゲートの後段には２個の
インバータが設けられ、最終段のインバータの出力端子
はフィードバックして前記ＮＡＮＤゲートの第２の入力
端子に接続されている。このため、前記ＮＡＮＤゲート
の出力端子の論理状態は、前記ＮＡＮＤゲートの第２の
入力端子にフィードバック論理信号が戻る毎に変わる。

このようにして、回路３０３が発振する６発振周波数は
、この回路のゲートを構成するのに使用するトランジス
タがもたらす遅延時間と、容量性負荷３０９とに依存し
ている、ここで、立上り時間と立下り時間とが等しいゲ
ートを構成することによって、自走式カウンタ３０３が
論理０及び論理１を同等に出力し得るようになることに
留意すべきである。自走式カウンタ３０３が停止状態に
あるとき、このカウンタ３０３は作動状態にある場合に
比して電力損失が相当小さい、３０４はサンプリング回
路である。この向路はクロックパルス毎に自走式カウン
タ３０３の出力をサンプリングする。ここで、自走式カ
ウンタ３０３及びシステムクロックのそれぞれの周波数
及び位相は相互に関連するものではない、その上、自走
式カウンタ３０３の周波数は安定化せず、温度変化また
は他の外部現象によってドリフトし得るものの、システ
ムクロックの周波数は安定化している。従って、サンプ
リング回路３０４の出力は、論理０及び論理１のランダ
ム流れとして考えることができる。ここで再度、立上り
時間と立下り時間とが等しいゲートを構成することによ
って、サンプリング回路３０４がカウンタ出力から論理
Ｏ及び論理１を同等にサンプリングし得るようになるこ
とに注意すべきである。

第３図の乱数発生回路は、丁度上述した自走式カウンタ
とサンプリング回路との直列回路を並列にｎ個使用して
いる。異なる容量性負荷及び／又は異なる寸法のトラン
ジスタ、及び／又は異なる個数のインバータを使用して
それぞれの自走式カウンタ回路を構成することにより、
異なる自走式カウンタのそれぞれの発振周波数は相互に
独立し、このため発生する乱数のビットが相応して相互
に独立することとなる。ｎ個のスイッチを設けてｎ個の
自走式カウンタの状態を制御するようにしていることか
ら、この乱数発生回路のユーザーは、発生させるべき乱
数の範囲を選択することができる１例えば、０ないし７
の範囲にある乱数を発生させるのであれば、最下位から
３番目までのビットを制御する３個のスイッチをオンに
切り換えて、残りのスイッチはオフに切り換える。こう
することによって、電力消費を低減し、かつ使用しない
高位のビットをマスクしなくとも済む。

本発明のさらに他の実施例を第４図を用いて説明する。

第３図の実施例と第４図の実施例の相違は以下の２点で
ある。その第１は、自走式カウンタの構成である。第３
図では、自走式カウンタ３０３は１個のＮＡＮＤゲート
と２個のインバータから構成され、容量３０９によって
、自走式カウンタの周期が決定されていた。一方、第４
図の構成では、自走式カウンタ３０３′は１個のＮＡＮ
Ｄゲートと偶数個のインバータから構成されている。

第２の相違点は、自走式カウンタの作動／停止状態の制
御方法である。第３図では、スイッチ３０２を用いるの
に対し、第４図では制御レジスタ３１０と入力信号線３
１１を用いて自走カウンタの作動／停止状態の制御をお
こなっている。

第４図の実施例では、第３図の実施例と同様、自走式カ
ウンタの周期とサンプリング回路のサンプリング周波数
が相互に関連しておらず１周期性を持たない乱数パター
ンが生成される。

第５図は１本発明の乱数発生器を内蔵したマイクロプロ
セッサの一例を示す図である。第４図において、演算器
４０１．レジスタ４０２がバス４０３．４０４，４０５
に接続されている。乱数発生器４０６は、信号線３０８
を通してバス４０４に接続されており、信号線３１１を
通してバス４０５に接解されている。クロック３０１は
演算器４０１．レジスタ４ｏ２．乱数発生器４０６に共
通に供給されている。乱数発生器４０６の作動／停止状
態の制御は、バス４ｏ５．信号線３１１を通して乱数発
生器４０６に久方される。また。

乱数発生器４０６で生成された乱数は、信号線３０８、
バス４０４を通して、演算器４ｏ１．レジスタ４０２へ
転送される。

〔発明の効果〕

以上述べたように本発明によれば、自走式カウンタの周
期とサンプリング回路の周波数が相互に関連を有してお
らず、生成される乱数パターンが周期性を持たないとい
う利点がある。

また、本発明の乱数発生器をマイクロプロセッサに内蔵
することにより、乱数を多用する応用（例えばモンテカ
ルロシミュレーション）に適したマイクロプロセッサが
提供できる。

さらに１本発明の乱数発生器を内蔵するマイクロプロセ
ッサを相互に結合して成るコンピュータシステムにおい
て、各々のマイクロプロセッサの乱数発生器は、プロセ
スのバラツキ等によって、発振の周期・位相が相互に関
連しない、従って。

本発明の乱数発生器は、マイクロプロセッサを多数用い
るコンピュータシステムに対しても有効である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路構成図、第２図は
第１図に示したサンプリング回路の構成を示す回路図、
第３図および第４図は本発明の他の実施例を示す回路構
成図、第５図は本発明の乱数発生回路を内蔵したマイク
ロプロセッサの構成を示す図である。 １０３．３０３・−・自走式カウンタ、１０４．．３０
４・サンプリング回路、１０６，１０７・・線形フィー
ドバックシフトレジスタ、３１０・・・制御レジスタ、
４０１　　・演算器、４０２・・レジスタ、４０６・・
乱数発生器。

Claims (1)

1. 【特許請求の範囲】 １、発振器と、 前記発振器の発振、停止を制御するスイッチと、 クロックパルス毎に前記発振器の出力をサンプリングす
   るサンプリング回路と、 ｎビットの線形フィードバックシフトレジスタと、 前記線形フィードバックシフトレジスタのフィードバッ
   ク多項式を選択するｎ個のスイッチと、 前記線形フィードバックシフトレジスタの最後段要素ま
   たは前記サンプリング回路から、前記線形フィードバッ
   クシフトレジスタのソースを選択するスイッチとを具備
   したことを特徴とする乱数発生回路。 ２、前記発振器が自走式カウンタであることを特徴とす
   る請求項１記載の乱数発生回路。 ３、前記サンプリング回路が直列接続のクロックインバ
   ータを含んで構成されることを特徴とする請求項１また
   は２記載の乱数発生回路。 ４、ｎ個の独立した発振器と、 前記ｎ個の発振器の発振・停止をそれぞれ制御するｎ個
   のスイッチと、 クロックパルス毎に前記発振器の出力をそれぞれサンプ
   リングするｎ個のサンプリング回路とを具備したことを
   特徴とする乱数発生回路。 ５、前記独立した発振器がそれぞれ自走式カウンタであ
   ることを特徴とする請求項４記載の乱数発生回路。 ６、前記サンプリング回路が直列接続のクロックインバ
   ータを含んで構成されることを特徴とする請求項４また
   は５記載の乱数発生回路。 ７、請求項１ないし６のいずれかに記載の乱数発生回路
   を内蔵したことを特徴とするマイクロプロセッサ。