JPH0774623A - プログラマブル周波数発生装置 - Google Patents
プログラマブル周波数発生装置Info
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- JPH0774623A JPH0774623A JP5339865A JP33986593A JPH0774623A JP H0774623 A JPH0774623 A JP H0774623A JP 5339865 A JP5339865 A JP 5339865A JP 33986593 A JP33986593 A JP 33986593A JP H0774623 A JPH0774623 A JP H0774623A
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- JP
- Japan
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- frequency
- ring
- transistors
- power supply
- current
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 位相ロックループのような従来技術よりも低
電力の回路で、より高速な周波数変化を実現する。 【構成】 奇数個のインバータ２０１〜２０３は、２進
電流ツリーを通じて正の電源電圧ＶDDRおよび負の電源
電圧ＶSSRを受容する。電圧制御される電流ツリーは、
ＰおよびＮＭＯＳ網を有し、３個のバンク２０４，２１
０，２１６，２０７，２１３，２１９に構成される。Ｐ
およびＮＭＯＳ網は、リングの電流を制限し、各インバ
ータを通じての遅延を制御する。２進電流ツリー内のす
べてのトランジスタがオンのとき、リング発振器の発振
周波数は最大になり、あるトランジスタの対がオフにな
ると、それによってリングの電源電流が減少し、発振周
波数も減少する。このリングは、ＮＡＮＤゲート２０２
をオンオフして、電力を節約する。
電力の回路で、より高速な周波数変化を実現する。 【構成】 奇数個のインバータ２０１〜２０３は、２進
電流ツリーを通じて正の電源電圧ＶDDRおよび負の電源
電圧ＶSSRを受容する。電圧制御される電流ツリーは、
ＰおよびＮＭＯＳ網を有し、３個のバンク２０４，２１
０，２１６，２０７，２１３，２１９に構成される。Ｐ
およびＮＭＯＳ網は、リングの電流を制限し、各インバ
ータを通じての遅延を制御する。２進電流ツリー内のす
べてのトランジスタがオンのとき、リング発振器の発振
周波数は最大になり、あるトランジスタの対がオフにな
ると、それによってリングの電源電流が減少し、発振周
波数も減少する。このリングは、ＮＡＮＤゲート２０２
をオンオフして、電力を節約する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルプログラマ
ブル周波数発生器に関する。
ブル周波数発生器に関する。
【０００２】
【従来の技術】プログラム可能な周波数発生器は広範な
アプリケーションに利用されている。そうしたアプリケ
ーションには、例えば、無線およびテレビの送受信器、
異なるクロック速度で動作しなければならないか、また
は、異なるクロック速度で動作するシステムと両立しな
ければならないコンピュータデバイスがある。一般的
に、プログラマブル周波数発生器を実現する従来の技術
は、位相ロックループ（ＰＬＬ）を使用するものであ
る。ＰＬＬは、周知の配置に構成された電圧制御発振器
（ＶＣＯ）、位相コンパレータ、およびプログラマブル
カウンタを含む。カウンタのカウントを変化させること
によって、ＶＣＯから必要な出力周波数を生成する必要
な周波数除算比が得られる。しかし、ＰＬＬは、周波数
の変化を行う速度に関して固有の限界を有する。これ
は、ループ特性およびその変化の大きさに依存する。さ
らに、一般的にＰＬＬの実現には、動作のために大電力
を必要とし、そのアナログ性のためノイズの問題を受け
やすい。さらに、多くのＰＬＬの設計は、例えば３ボル
ト（以下）の動作が一般的になりつつあるバッテリ動作
携帯用システムにあるような低電圧動作に直ちに適合は
しない。
アプリケーションに利用されている。そうしたアプリケ
ーションには、例えば、無線およびテレビの送受信器、
異なるクロック速度で動作しなければならないか、また
は、異なるクロック速度で動作するシステムと両立しな
ければならないコンピュータデバイスがある。一般的
に、プログラマブル周波数発生器を実現する従来の技術
は、位相ロックループ（ＰＬＬ）を使用するものであ
る。ＰＬＬは、周知の配置に構成された電圧制御発振器
（ＶＣＯ）、位相コンパレータ、およびプログラマブル
カウンタを含む。カウンタのカウントを変化させること
によって、ＶＣＯから必要な出力周波数を生成する必要
な周波数除算比が得られる。しかし、ＰＬＬは、周波数
の変化を行う速度に関して固有の限界を有する。これ
は、ループ特性およびその変化の大きさに依存する。さ
らに、一般的にＰＬＬの実現には、動作のために大電力
を必要とし、そのアナログ性のためノイズの問題を受け
やすい。さらに、多くのＰＬＬの設計は、例えば３ボル
ト（以下）の動作が一般的になりつつあるバッテリ動作
携帯用システムにあるような低電圧動作に直ちに適合は
しない。
【０００３】
【発明が解決しようとする課題】ＰＬＬのいくつかの限
界を克服する技術の１つが直接ディジタル合成（ＤＤ
Ｓ）法である。この技術では、アナログ波形（例えば正
弦波）のディジタル表現が読み出し専用メモリに格納さ
れる。所定の速度でこのメモリから繰り返し読み出しを
行い、そのディジタル波形をディジタル−アナログ変換
器に加えることによって、必要な周波数のアナログ波形
が得られる。ＤＤＳ法によれば、一般的に、比較的急速
な周波数変化が可能である。しかし、ＤＤＳは、例えば
２進クロック波形のみが必要な場合のように、多くのア
プリケーションでは過度に複雑である。また、この方法
は、低電圧低電力アプリケーションには向かない。
界を克服する技術の１つが直接ディジタル合成（ＤＤ
Ｓ）法である。この技術では、アナログ波形（例えば正
弦波）のディジタル表現が読み出し専用メモリに格納さ
れる。所定の速度でこのメモリから繰り返し読み出しを
行い、そのディジタル波形をディジタル−アナログ変換
器に加えることによって、必要な周波数のアナログ波形
が得られる。ＤＤＳ法によれば、一般的に、比較的急速
な周波数変化が可能である。しかし、ＤＤＳは、例えば
２進クロック波形のみが必要な場合のように、多くのア
プリケーションでは過度に複雑である。また、この方法
は、低電圧低電力アプリケーションには向かない。
【０００４】ディジタル技術により向いているもう１つ
の方法として、複数のインバータ段を有するリング発振
器の利用がある。発振の周波数を変化させるために、ア
クティブ段の数が変えられる。しかし、幅広い周波数範
囲を得るためには非常に多くのインバータ段数が必要と
なり、特に、その範囲にわたって比較的小さい周波数ス
テップが必要となる場合はそうである。
の方法として、複数のインバータ段を有するリング発振
器の利用がある。発振の周波数を変化させるために、ア
クティブ段の数が変えられる。しかし、幅広い周波数範
囲を得るためには非常に多くのインバータ段数が必要と
なり、特に、その範囲にわたって比較的小さい周波数ス
テップが必要となる場合はそうである。
【０００５】
【課題を解決するための手段】本発明によれば、プログ
ラマブルに周波数を発生する技術が実現される。リング
発振器が、電解効果トランジスタのプログラマブルアレ
イを通じて少なくとも１つの動作電圧を受信する。所定
のトランジスタの集合をディジタルに選択することによ
って、リングの所定の動作電流が得られ、これが動作周
波数を決定する。一実施例では、この技術はＣＭＯＳ集
積回路で実現される。
ラマブルに周波数を発生する技術が実現される。リング
発振器が、電解効果トランジスタのプログラマブルアレ
イを通じて少なくとも１つの動作電圧を受信する。所定
のトランジスタの集合をディジタルに選択することによ
って、リングの所定の動作電流が得られ、これが動作周
波数を決定する。一実施例では、この技術はＣＭＯＳ集
積回路で実現される。
【０００６】
【実施例】以下の詳細な説明は、プログラマブル周波数
発生器（ＰＦＧ）に関する。ＰＦＧは、非常に正確な可
変周波数システムクロックを生成するために使用するこ
とができる。例えば、ＣＭＯＳ技術で実現される１つの
設計では、この周波数は、単一の安価な水晶発振器を基
準として使いながら、４００ｋＨｚから１００ＭＨｚま
でに達する。ＰＦＧの周波数および公差は、ユーザがプ
ログラムすることができる。電力消費は、多くのシステ
ム、特に、携帯用バッテリ動作システムでは重要であ
る。システム電力を最小化するために使用可能な２つの
方法として、非使用時にシステムを休止させること、お
よび、作業負荷やアプリケーションに合わせてクロック
速度を変化させることがある。ここで説明するＰＦＧは
これらの目的をいずれも満足する。ＰＦＧは、システム
がアイドルである場合に、既知の状態でクロックを停止
させることができる。また、ＰＦＧは、計算集約的アプ
リケーション、対話的ユーザデータ入力モード、などの
ようなさまざまなアプリケーションに合わせて、可変周
波数システムクロックを生成することも可能である。Ｐ
ＦＧは、出力を停止せずに、高速に（例えば、実施例で
は、１５０マイクロ秒以下）出力周波数を切り替えるこ
とが可能である。
発生器（ＰＦＧ）に関する。ＰＦＧは、非常に正確な可
変周波数システムクロックを生成するために使用するこ
とができる。例えば、ＣＭＯＳ技術で実現される１つの
設計では、この周波数は、単一の安価な水晶発振器を基
準として使いながら、４００ｋＨｚから１００ＭＨｚま
でに達する。ＰＦＧの周波数および公差は、ユーザがプ
ログラムすることができる。電力消費は、多くのシステ
ム、特に、携帯用バッテリ動作システムでは重要であ
る。システム電力を最小化するために使用可能な２つの
方法として、非使用時にシステムを休止させること、お
よび、作業負荷やアプリケーションに合わせてクロック
速度を変化させることがある。ここで説明するＰＦＧは
これらの目的をいずれも満足する。ＰＦＧは、システム
がアイドルである場合に、既知の状態でクロックを停止
させることができる。また、ＰＦＧは、計算集約的アプ
リケーション、対話的ユーザデータ入力モード、などの
ようなさまざまなアプリケーションに合わせて、可変周
波数システムクロックを生成することも可能である。Ｐ
ＦＧは、出力を停止せずに、高速に（例えば、実施例で
は、１５０マイクロ秒以下）出力周波数を切り替えるこ
とが可能である。
【０００７】図１に、本発明を利用した典型的なシステ
ムのブロック図を示す。このシステムの全体的構成は従
来のものと類似しているが、２進電流ツリー１０１、リ
ング発振器１０２、およびリング周波数レジスタ１１１
は、独特の設計および動作方法を提供する（後述）。Ｐ
ＦＧは、独立した集積回路チップとして使用することも
可能であり、また、マイクロプロセッサやシステム管理
装置内のマクロセルとして実装することも可能である。
ＰＦＧは、５つの主要な機能領域に着目して理解するこ
とができる。それらの領域は、リング発振器および２進
電流ツリー、周波数コントローラ、周波数分割器、出力
クロック発生器、ならびに制御ロジックである。図示の
装置化では、入力が、基準周波数レジスタ１０９および
周波数分割器段１０３をプログラムするために供給さ
れ、２つの結合パッドが、外部水晶１０６との接続を行
う。
ムのブロック図を示す。このシステムの全体的構成は従
来のものと類似しているが、２進電流ツリー１０１、リ
ング発振器１０２、およびリング周波数レジスタ１１１
は、独特の設計および動作方法を提供する（後述）。Ｐ
ＦＧは、独立した集積回路チップとして使用することも
可能であり、また、マイクロプロセッサやシステム管理
装置内のマクロセルとして実装することも可能である。
ＰＦＧは、５つの主要な機能領域に着目して理解するこ
とができる。それらの領域は、リング発振器および２進
電流ツリー、周波数コントローラ、周波数分割器、出力
クロック発生器、ならびに制御ロジックである。図示の
装置化では、入力が、基準周波数レジスタ１０９および
周波数分割器段１０３をプログラムするために供給さ
れ、２つの結合パッドが、外部水晶１０６との接続を行
う。
【０００８】以下で、各機能領域について説明する。
【０００９】［リング発振器および２進電流ツリー］Ｐ
ＦＧの核心は、２進電流ツリー１０１およびリング発振
器１０２である。リング発振器１０２は、ディジタル周
波数フィードバックループを使用して、指定の周波数で
安定化された出力を発生する。図２を参照すると、リン
グ発振器は、ＲＩＮＧ ＯＮがハイである場合にＮＡＮ
Ｄゲート２０２が反転を実行することを考慮して、奇数
個のインバータ２０１、２０２、２０３のリングを有す
る。これらのインバータは、２進電流ツリーを通じて正
の電源電圧（ＶDDR）および負の電源電圧（ＶSSR）を受
容する。本実施例ではこの２進電流ツリーは電圧制御さ
れる。この電流ツリーは、ＰＭＯＳおよびＮＭＯＳトラ
ンジスタ網を有し、それぞれ３個のバンク（それぞれ２
０４、２１０、２１６、および２０７、２１３、２１
９）に構成される。ＰＭＯＳおよびＮＭＯＳトランジス
タ網は、リングの電流を制限し、それによって、各イン
バータを通じての遅延を制御する。続いて、これは、以
下のように周波数を変更する。２進電流ツリー内のすべ
てのトランジスタがオン（導通）のとき、リング発振器
の発振周波数は最大である。あるｐチャネルおよびｎチ
ャネルトランジスタの対がオフ（非導通）になると、そ
れによってリングの電源電流が減少し、発振周波数も減
少する。制御されるすべてのトランジスタがオフになる
と、トランジスタ２２２および２２３を通じての電流に
よって最小の動作周波数が維持される。このリングは、
ＮＡＮＤゲート２０２に加えられる（制御ロジック１１
４からの）ＲＩＮＧ ＯＮ信号によってオンまたはオフ
にすることができる。これによって、例えば、電力を節
約するためにリング発振器を休止させつつ、水晶発振器
をオンに保持することが可能となる。
ＦＧの核心は、２進電流ツリー１０１およびリング発振
器１０２である。リング発振器１０２は、ディジタル周
波数フィードバックループを使用して、指定の周波数で
安定化された出力を発生する。図２を参照すると、リン
グ発振器は、ＲＩＮＧ ＯＮがハイである場合にＮＡＮ
Ｄゲート２０２が反転を実行することを考慮して、奇数
個のインバータ２０１、２０２、２０３のリングを有す
る。これらのインバータは、２進電流ツリーを通じて正
の電源電圧（ＶDDR）および負の電源電圧（ＶSSR）を受
容する。本実施例ではこの２進電流ツリーは電圧制御さ
れる。この電流ツリーは、ＰＭＯＳおよびＮＭＯＳトラ
ンジスタ網を有し、それぞれ３個のバンク（それぞれ２
０４、２１０、２１６、および２０７、２１３、２１
９）に構成される。ＰＭＯＳおよびＮＭＯＳトランジス
タ網は、リングの電流を制限し、それによって、各イン
バータを通じての遅延を制御する。続いて、これは、以
下のように周波数を変更する。２進電流ツリー内のすべ
てのトランジスタがオン（導通）のとき、リング発振器
の発振周波数は最大である。あるｐチャネルおよびｎチ
ャネルトランジスタの対がオフ（非導通）になると、そ
れによってリングの電源電流が減少し、発振周波数も減
少する。制御されるすべてのトランジスタがオフになる
と、トランジスタ２２２および２２３を通じての電流に
よって最小の動作周波数が維持される。このリングは、
ＮＡＮＤゲート２０２に加えられる（制御ロジック１１
４からの）ＲＩＮＧ ＯＮ信号によってオンまたはオフ
にすることができる。これによって、例えば、電力を節
約するためにリング発振器を休止させつつ、水晶発振器
をオンに保持することが可能となる。
【００１０】それぞれのバンクの対は、バンク対内のト
ランジスタ対をオンまたはオフにする際に一様なステッ
プで発振周波数が変化するように調整される。例えば、
トランジスタ２０５のゲートに低電圧を加えると同時に
トランジスタ２０８のゲートに高電圧を加えることによ
って、その対がオンになり、それを通って電源電流がリ
ング発振器に導通する。低いゲート電圧および高いゲー
ト電圧は例えばＶSSおよびＶDDである。または、さらに
広範囲のリング発振器周波数が、２進電流ツリー内のト
ランジスタのゲートへの低電圧および高電圧にＶSSRお
よびＶDDRを使用することによって得られる。バンク内
のトランジスタのサイズは、バンク間の重畳によって周
波数収束性を保証するように、さまざまなサイズのステ
ップ（小、中および大）を与えるように設計される。本
実施例では、ＢＩＧバンクおよびＳＭＬバンク（２０
４、２０７、２１６および２１９）はそれぞれ１６個の
トランジスタを有し、一方ＭＥＤバンク（２１０および
２１３）はそれぞれ２０個のトランジスタを有する。周
波数の重畳は、あるＢＩＧトランジスタ対によって供給
される電流が、すべてのＭＥＤトランジスタ対によって
供給される電流より少なくなるようにトランジスタのサ
イズを決定することによって実現される。例えば、本実
施例では、１個のＢＩＧトランジスタ対によって生成さ
れる電流は、１６個のＭＥＤトランジスタ対によって生
成される電流に等しい。
ランジスタ対をオンまたはオフにする際に一様なステッ
プで発振周波数が変化するように調整される。例えば、
トランジスタ２０５のゲートに低電圧を加えると同時に
トランジスタ２０８のゲートに高電圧を加えることによ
って、その対がオンになり、それを通って電源電流がリ
ング発振器に導通する。低いゲート電圧および高いゲー
ト電圧は例えばＶSSおよびＶDDである。または、さらに
広範囲のリング発振器周波数が、２進電流ツリー内のト
ランジスタのゲートへの低電圧および高電圧にＶSSRお
よびＶDDRを使用することによって得られる。バンク内
のトランジスタのサイズは、バンク間の重畳によって周
波数収束性を保証するように、さまざまなサイズのステ
ップ（小、中および大）を与えるように設計される。本
実施例では、ＢＩＧバンクおよびＳＭＬバンク（２０
４、２０７、２１６および２１９）はそれぞれ１６個の
トランジスタを有し、一方ＭＥＤバンク（２１０および
２１３）はそれぞれ２０個のトランジスタを有する。周
波数の重畳は、あるＢＩＧトランジスタ対によって供給
される電流が、すべてのＭＥＤトランジスタ対によって
供給される電流より少なくなるようにトランジスタのサ
イズを決定することによって実現される。例えば、本実
施例では、１個のＢＩＧトランジスタ対によって生成さ
れる電流は、１６個のＭＥＤトランジスタ対によって生
成される電流に等しい。
【００１１】バンク内のトランジスタは、コンパレータ
１１０によって発生される信号に従ってリング周波数レ
ジスタ１１１によって制御される。特に、レジスタＡ
は、バンク２０４および２０７内のトランジスタのゲー
トに制御信号を送り、一方レジスタＢおよびＣは同様に
図１に示すように他のバンクを制御する。オンであるト
ランジスタ対の数は、リング周波数の各評価中に、１ず
つ増減されるか、または不変である。リング発振器周波
数は、サンプリングされ、周期的に（例えば本実施例で
は１〜２マイクロ秒ごとに）調整される。
１１０によって発生される信号に従ってリング周波数レ
ジスタ１１１によって制御される。特に、レジスタＡ
は、バンク２０４および２０７内のトランジスタのゲー
トに制御信号を送り、一方レジスタＢおよびＣは同様に
図１に示すように他のバンクを制御する。オンであるト
ランジスタ対の数は、リング周波数の各評価中に、１ず
つ増減されるか、または不変である。リング発振器周波
数は、サンプリングされ、周期的に（例えば本実施例で
は１〜２マイクロ秒ごとに）調整される。
【００１２】上記の方法は、従来の方法に比べ低下のよ
うな利点がある。 １） 従来のＰＬＬ設計におけるリング発振器に対する
バイアス電圧を発生する場合に一般的に生じるような、
カレントミラーによって浪費される電流がない。 ２） アナログフィードバックに付随するノイズの問題
がない。 ３） 本発明の方法は、アナログ方式ではさらに困難と
なる低電圧動作が可能である。 ４） ＰＬＬ法とは異なり、動作周波数は急速に変化さ
せることができる。
うな利点がある。 １） 従来のＰＬＬ設計におけるリング発振器に対する
バイアス電圧を発生する場合に一般的に生じるような、
カレントミラーによって浪費される電流がない。 ２） アナログフィードバックに付随するノイズの問題
がない。 ３） 本発明の方法は、アナログ方式ではさらに困難と
なる低電圧動作が可能である。 ４） ＰＬＬ法とは異なり、動作周波数は急速に変化さ
せることができる。
【００１３】［周波数コントローラ］周波数コントロー
ラは、基準周波数発生器（水晶発振器１０５）、ゲート
カウンタ１０８、基準周波数レジスタ１０９、コンパレ
ータ１１０、リング周波数レジスタ１１１、および安定
性チェッカ１１２からなる。周波数コントローラは、リ
ング発振器の周波数を測定し、適当な制御信号を２進電
流ツリーに送って所望のリング発振器周波数を得る（ま
たは維持する）ために使用される。これを実現するた
め、ゲートカウンタ１０８は、既知の時間中のリング発
振器のサイクル数をカウントする。この時間は、水晶発
振器１０５に接続された水晶１０６の関数である。ゲー
トカウンタは、基準周波数レジスタ１０９から所望のカ
ウントの１の補数をプリロードされる。続いてカウンタ
はサンプリング時間中カウントを行う。カウンタの値
は、コンパレータ１１０によって検査され、リング周波
数を変化させるべきかどうか、および、それはいずれの
方向か（速くするか遅くするか）を決定する。このため
に、コンパレータ１１０は、リング周波数レジスタ１１
１に「上」、「下」、および「不変」信号出力を送る。
ラは、基準周波数発生器（水晶発振器１０５）、ゲート
カウンタ１０８、基準周波数レジスタ１０９、コンパレ
ータ１１０、リング周波数レジスタ１１１、および安定
性チェッカ１１２からなる。周波数コントローラは、リ
ング発振器の周波数を測定し、適当な制御信号を２進電
流ツリーに送って所望のリング発振器周波数を得る（ま
たは維持する）ために使用される。これを実現するた
め、ゲートカウンタ１０８は、既知の時間中のリング発
振器のサイクル数をカウントする。この時間は、水晶発
振器１０５に接続された水晶１０６の関数である。ゲー
トカウンタは、基準周波数レジスタ１０９から所望のカ
ウントの１の補数をプリロードされる。続いてカウンタ
はサンプリング時間中カウントを行う。カウンタの値
は、コンパレータ１１０によって検査され、リング周波
数を変化させるべきかどうか、および、それはいずれの
方向か（速くするか遅くするか）を決定する。このため
に、コンパレータ１１０は、リング周波数レジスタ１１
１に「上」、「下」、および「不変」信号出力を送る。
【００１４】さらに、安定性チェッカ１１２は、設定周
波数と実際の周波数の差の大きさを監視する。この差
は、リング発振器が安定であるか、および、公差レジス
タ１１３にプログラムされているように、所望の公差
（例えば、本実施例では０．５％〜４％）以内であるか
どうかを判定するために使用される。環境条件および仕
様にＰＦＧを適合させるために、公差および安定性チェ
ック回路を使用することができる。例えば、高ノイズシ
ステムで使用する場合、公差の値を増加させる（すなわ
ち、緩める）ことができる。リング発振器の周波数は、
プログラムされた公差によって影響される。例えば、よ
り緩い公差（緩い精度）の条件によって、リング発振器
周波数（ｆring）は低くなり、電力の散逸は減少する。
安定性チェッカは、リング発振器が安定である場合に、
信号ＳＴＢを制御ロジック１１４に送る。リング周波数
の変化が、大きいステップサイズのトランジスタをオン
またはオフにしなければならないように要求された場
合、リング周波数の大きな変化が出力に伝搬しないよう
に、ＳＴＢ信号は停止される。
波数と実際の周波数の差の大きさを監視する。この差
は、リング発振器が安定であるか、および、公差レジス
タ１１３にプログラムされているように、所望の公差
（例えば、本実施例では０．５％〜４％）以内であるか
どうかを判定するために使用される。環境条件および仕
様にＰＦＧを適合させるために、公差および安定性チェ
ック回路を使用することができる。例えば、高ノイズシ
ステムで使用する場合、公差の値を増加させる（すなわ
ち、緩める）ことができる。リング発振器の周波数は、
プログラムされた公差によって影響される。例えば、よ
り緩い公差（緩い精度）の条件によって、リング発振器
周波数（ｆring）は低くなり、電力の散逸は減少する。
安定性チェッカは、リング発振器が安定である場合に、
信号ＳＴＢを制御ロジック１１４に送る。リング周波数
の変化が、大きいステップサイズのトランジスタをオン
またはオフにしなければならないように要求された場
合、リング周波数の大きな変化が出力に伝搬しないよう
に、ＳＴＢ信号は停止される。
【００１５】［周波数分割器］Ｎ除算周波数分割器１０
３は、リング発振器出力をより低い周波数に除算する。
周波数分割器１０３は、一般的に、プログラマブル周波
数出力が、全プログラマブル範囲にわたって段階的に連
続であるように設計される。すなわち、周波数出力は、
出力周波数範囲（例えば２０ｋＨｚ〜１００ＭＨｚ）に
わたって（例えば約０．５％のステップで）量子化され
る。本実施例の除算器１０３は、２または３除算の後、
２除算ブロックのチェーンからなる。電力散逸を最小に
するため、２除算チェーンは、リプルカウンタであり、
チェーンの不要部分（上位ビット）は非アクティブであ
る。所望の周波数をプログラムするため、周波数分割器
１０３および基準周波数レジスタ１０９には、次の値が
与えられる。 Ｎ＝ｆout／ｆring ただし、ｆoutは所望の周波数出力であり、ｆringは、
所望の出力周波数を得るために必要なリング発振器の周
波数である。本実施例では、Ｎ＝（２または３）×２L
である。ただし、Ｌは一般的に０〜６である。 基準周波数レジスタ＝ｆring×Ｋ／ｆref ただし、Ｋは実施化に依存する固定値（本実施例ではＫ
＝７）であり、ｆrefは水晶発振器１０５の周波数であ
る。
３は、リング発振器出力をより低い周波数に除算する。
周波数分割器１０３は、一般的に、プログラマブル周波
数出力が、全プログラマブル範囲にわたって段階的に連
続であるように設計される。すなわち、周波数出力は、
出力周波数範囲（例えば２０ｋＨｚ〜１００ＭＨｚ）に
わたって（例えば約０．５％のステップで）量子化され
る。本実施例の除算器１０３は、２または３除算の後、
２除算ブロックのチェーンからなる。電力散逸を最小に
するため、２除算チェーンは、リプルカウンタであり、
チェーンの不要部分（上位ビット）は非アクティブであ
る。所望の周波数をプログラムするため、周波数分割器
１０３および基準周波数レジスタ１０９には、次の値が
与えられる。 Ｎ＝ｆout／ｆring ただし、ｆoutは所望の周波数出力であり、ｆringは、
所望の出力周波数を得るために必要なリング発振器の周
波数である。本実施例では、Ｎ＝（２または３）×２L
である。ただし、Ｌは一般的に０〜６である。 基準周波数レジスタ＝ｆring×Ｋ／ｆref ただし、Ｋは実施化に依存する固定値（本実施例ではＫ
＝７）であり、ｆrefは水晶発振器１０５の周波数であ
る。
【００１６】［出力クロック発生器］出力クロック発生
器１０４は、制御ロジック１１４からソース選択情報を
受信し、水晶発振器および周波数分割器から入力クロッ
クソースを受信する。出力クロック発生器１０４は、入
力マルチプレクサおよび出力フォーマッタを有する（図
示せず）。入力マルチプレクサは、出力周波数がグリッ
チなしに切り替わるように設計される。水晶発振器１０
５から周波数分割器１０３に切り替えるために、マルチ
プレクサ制御信号は、水晶発振器パスを無効にし、周波
数分割器からの２クロックサイクルの後、周波数分割器
パスを有効にする。周波数分割器から水晶発振器への切
り替えの際には、相補的な手順による。フォーマッタ
は、さまざまにフォーマットされたクロック出力（例え
ば、２相、４相など）を生成することができる。さら
に、このブロックは、所定状態で出力を停止する。これ
は、超低電力停止クロックモードに対応する。
器１０４は、制御ロジック１１４からソース選択情報を
受信し、水晶発振器および周波数分割器から入力クロッ
クソースを受信する。出力クロック発生器１０４は、入
力マルチプレクサおよび出力フォーマッタを有する（図
示せず）。入力マルチプレクサは、出力周波数がグリッ
チなしに切り替わるように設計される。水晶発振器１０
５から周波数分割器１０３に切り替えるために、マルチ
プレクサ制御信号は、水晶発振器パスを無効にし、周波
数分割器からの２クロックサイクルの後、周波数分割器
パスを有効にする。周波数分割器から水晶発振器への切
り替えの際には、相補的な手順による。フォーマッタ
は、さまざまにフォーマットされたクロック出力（例え
ば、２相、４相など）を生成することができる。さら
に、このブロックは、所定状態で出力を停止する。これ
は、超低電力停止クロックモードに対応する。
【００１７】［制御ロジック］制御ロジック１１４は、
ＰＦＧ内の信号および入力制御信号を連続的に監視す
る。電源投入モードでは、出力クロック発生器１０４
は、水晶発振器１０５をクロックとして使用するよう命
令される。ＰＦＧレジスタが更新されると、制御ロジッ
クは、リング発振器が動作に必要かどうかチェックす
る。必要である場合、リングがオンにされ、制御ロジッ
クは、周波数コントローラが安定性チェック信号をセッ
トするのを待機する。安定性信号がセットされるのを待
機する間、出力クロック発生器は継続して水晶発振器を
ソースクロックとして使用することが可能である。安定
性が達成されると、出力クロック発生器は、周波数分割
器１０３の出力をクロックソースとして使用するよう命
令される。制御ロジックは、安定性の損失を検知した場
合、出力クロック発生器に対して、周波数コントローラ
が再び安定性が達成されたと判定するまで水晶発振器ク
ロックを使用するよう命令する。
ＰＦＧ内の信号および入力制御信号を連続的に監視す
る。電源投入モードでは、出力クロック発生器１０４
は、水晶発振器１０５をクロックとして使用するよう命
令される。ＰＦＧレジスタが更新されると、制御ロジッ
クは、リング発振器が動作に必要かどうかチェックす
る。必要である場合、リングがオンにされ、制御ロジッ
クは、周波数コントローラが安定性チェック信号をセッ
トするのを待機する。安定性信号がセットされるのを待
機する間、出力クロック発生器は継続して水晶発振器を
ソースクロックとして使用することが可能である。安定
性が達成されると、出力クロック発生器は、周波数分割
器１０３の出力をクロックソースとして使用するよう命
令される。制御ロジックは、安定性の損失を検知した場
合、出力クロック発生器に対して、周波数コントローラ
が再び安定性が達成されたと判定するまで水晶発振器ク
ロックを使用するよう命令する。
【００１８】図１のシステムはクロック発生器を例示し
たものであるが、当業者には明らかなように、図２に例
示した２進制御リング発振器は、さまざまな他のアプリ
ケーションにも使用可能である。リング発振器内の段
数、および、２進電流ツリー内のトランジスタの数およ
び組合せかたは、図示のものとは異なっていてもよい。
ディジタルフィードバックループのさまざまな実施化が
可能である。しかし、本発明の技術は、フィードバック
ループや基準周波数を必要としないアプリケーションに
も使用可能である。さらに、上記の実施例はＣＭＯＳ技
術によって例示したが、他の技術も可能である。例え
ば、ただ１つの電源電圧からの電流を制御するために、
単一の伝導型のトランジスタを使用することも可能であ
り、これによって、例えば、ＮＭＯＳ技術のｎチャネル
のみ、または、ＰＭＯＳ技術のｐチャネルのみによる設
計が可能である。ＧａＡｓやその他の種々のデバイス型
を実装したバイポーラ技術も可能であり、本発明の技術
思想に含まれる。バイポーラの場合、２進電流ツリー
は、一般的に、電圧制御ではなく、電流制御される。
たものであるが、当業者には明らかなように、図２に例
示した２進制御リング発振器は、さまざまな他のアプリ
ケーションにも使用可能である。リング発振器内の段
数、および、２進電流ツリー内のトランジスタの数およ
び組合せかたは、図示のものとは異なっていてもよい。
ディジタルフィードバックループのさまざまな実施化が
可能である。しかし、本発明の技術は、フィードバック
ループや基準周波数を必要としないアプリケーションに
も使用可能である。さらに、上記の実施例はＣＭＯＳ技
術によって例示したが、他の技術も可能である。例え
ば、ただ１つの電源電圧からの電流を制御するために、
単一の伝導型のトランジスタを使用することも可能であ
り、これによって、例えば、ＮＭＯＳ技術のｎチャネル
のみ、または、ＰＭＯＳ技術のｐチャネルのみによる設
計が可能である。ＧａＡｓやその他の種々のデバイス型
を実装したバイポーラ技術も可能であり、本発明の技術
思想に含まれる。バイポーラの場合、２進電流ツリー
は、一般的に、電圧制御ではなく、電流制御される。
【００１９】
【発明の効果】以上述べたごとく、本発明によれば、従
来技術に比べて次のような利点を有するディジタルプロ
グラマブル周波数発生器が実現される。 １） 従来のＰＬＬ設計におけるリング発振器に対する
バイアス電圧を発生する場合に一般的に生じるような、
カレントミラーによって浪費される電流がない。 ２） アナログフィードバックに付随するノイズの問題
がない。 ３） 本発明の方法は、アナログ方式ではさらに困難と
なる低電圧動作が可能である。 ４） ＰＬＬ法とは異なり、動作周波数は急速に変化さ
せることができる。
来技術に比べて次のような利点を有するディジタルプロ
グラマブル周波数発生器が実現される。 １） 従来のＰＬＬ設計におけるリング発振器に対する
バイアス電圧を発生する場合に一般的に生じるような、
カレントミラーによって浪費される電流がない。 ２） アナログフィードバックに付随するノイズの問題
がない。 ３） 本発明の方法は、アナログ方式ではさらに困難と
なる低電圧動作が可能である。 ４） ＰＬＬ法とは異なり、動作周波数は急速に変化さ
せることができる。
【図１】本発明の技術を利用したクロック発生器のブロ
ック図である。
ック図である。
【図２】本発明の技術を実現するリング発振器の図であ
る。
る。
１０１ ２進電流ツリー １０２ リング発振器 １０３ 周波数分割器段 １０４ 出力クロック発生器 １０５ 水晶発振器 １０６ 外部水晶 １０８ ゲートカウンタ １０９ 基準周波数レジスタ １１０ コンパレータ １１１ リング周波数レジスタ １１２ 安定性チェッカ １１３ 公差レジスタ １１４ 制御ロジック ２０１ インバータ ２０２ インバータ（ＮＡＮＤゲート） ２０３ インバータ
フロントページの続き (72)発明者 ヒュン リー アメリカ合衆国 18104 ペンシルヴェニ ア、レハイ カウンティ、アレンタウン、 ドウ トレイル ロード 1386
Claims (5)
- 【請求項１】 正電圧および負電圧（ＶＤＤ、ＶＳＳ）
を供給する電源と、正電源電圧導体および負電源電圧導
体に接続されたインバータ（２０１、２０２、２０３）
を有するリング発振器（１０２）からなる集積回路とか
らなる、所定範囲の周波数をプログラム可能に発生する
装置において、 前記インバータが複数のトランジスタ（２０５〜２０
６、２０８〜２０９）を通じて前記電源電圧導体のうち
の少なくとも１つに接続され、前記トランジスタの制御
端子にその伝導性を導通状態と非導通状態の間で変化さ
せることによって前記リング発振器の発振周波数を変化
させるための２進制御信号を供給する手段（１０１）を
さらに有することを特徴とするプログラマブル周波数発
生装置。 - 【請求項２】 第１の複数のトランジスタ（２０５、２
０６）が前記インバータを正電源電圧導体に接続し、第
２の複数のトランジスタ（２０８、２０９）が前記イン
バータを負電源電圧導体に接続することを特徴とする請
求項１の装置。 - 【請求項３】 第１の複数のトランジスタがｐチャネル
電界効果トランジスタであり、第２の複数のトランジス
タがｎチャネル電界効果トランジスタであることを特徴
とする請求項２の装置。 - 【請求項４】 基準周波数を供給する手段（１０５）を
さらに有し、前記２進制御信号供給手段が、前記リング
発振器の周波数を前記基準周波数と比較する周波数コン
トローラ（１０８、１０９）からなることを特徴とする
請求項１の装置。 - 【請求項５】 前記基準周波数供給手段が、前記集積回
路の外部の水晶（１０６）を含むことを特徴とする請求
項４の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US987917 | 1992-12-08 | ||
| US07/987,917 US5416446A (en) | 1992-12-08 | 1992-12-08 | Digital programmable frequency generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774623A true JPH0774623A (ja) | 1995-03-17 |
| JP2912148B2 JP2912148B2 (ja) | 1999-06-28 |
Family
ID=25533691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5339865A Expired - Lifetime JP2912148B2 (ja) | 1992-12-08 | 1993-12-07 | プログラマブル周波数発生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5416446A (ja) |
| EP (1) | EP0601780B1 (ja) |
| JP (1) | JP2912148B2 (ja) |
| DE (1) | DE69324451T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2012533941A (ja) * | 2009-07-16 | 2012-12-27 | クゥアルコム・インコーポレイテッド | 設定可能な分周比による周波数分周器 |
| JP2024503833A (ja) * | 2021-01-07 | 2024-01-29 | アイディーケイ・エルエルシー・ディービーエー・インディー・セミコンダクター | デジタル較正されたプログラマブルクロック位相発生回路 |
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| US5416446A (en) | 1995-05-16 |
| DE69324451D1 (de) | 1999-05-20 |
| DE69324451T2 (de) | 1999-08-26 |
| EP0601780B1 (en) | 1999-04-14 |
| EP0601780A2 (en) | 1994-06-15 |
| EP0601780A3 (en) | 1995-01-18 |
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