JPH03204762A - マルチｃｐｕ制御方式 - Google Patents
マルチｃｐｕ制御方式Info
- Publication number
- JPH03204762A JPH03204762A JP2001814A JP181490A JPH03204762A JP H03204762 A JPH03204762 A JP H03204762A JP 2001814 A JP2001814 A JP 2001814A JP 181490 A JP181490 A JP 181490A JP H03204762 A JPH03204762 A JP H03204762A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- output signal
- state
- executes
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 239000013256 coordination polymer Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチＣＰＵシステムのシステム立上げ時にお
けるマルチＣＰＵ制御方式に関する。
けるマルチＣＰＵ制御方式に関する。
従来、マルチＣＰＵ方式を用いるシステムにおいては、
システムリセット後のシステム立上げ時にすべてのＣＰ
Ｕが初期処理を行なうのを避けるために、ある１つのＣ
ＰＵのみをハードウェアで特別なものとして設定し、こ
のＣＰＵが初期処理を行なう様にしていた。
システムリセット後のシステム立上げ時にすべてのＣＰ
Ｕが初期処理を行なうのを避けるために、ある１つのＣ
ＰＵのみをハードウェアで特別なものとして設定し、こ
のＣＰＵが初期処理を行なう様にしていた。
上述した従来のマルチＣＰＵ制御方式では、システムの
初期処理を行なうＣＰＵを１つに限定していたため、そ
のＣＰＵが動作しなくなった場合システムを立ち上げる
ことができない。従って、システムの停止を防ぐために
予備のＣＰＵを持たねばならないという欠点がある。
初期処理を行なうＣＰＵを１つに限定していたため、そ
のＣＰＵが動作しなくなった場合システムを立ち上げる
ことができない。従って、システムの停止を防ぐために
予備のＣＰＵを持たねばならないという欠点がある。
本発明のマルチＣＰＵ制御方式は、複数のＣＰＵが共通
のバスに接続されたマルチＣＰＵシステムをシステム立
上げ時に制御するマルチＣＰＵ制御方式において、すべ
ての前記ＣＰＵにより出力信号が読取り可能でありシス
テムリセット信号に応じて前記出力信号を第１の状態に
し前記ＣＰＵに制御されて前記出力信号を前記第１の状
態と異る第２の状態にする論理回路手段を備え、前記Ｃ
ＰＵはシステム立上げ時に前記論理回路手段の前記出力
信号を読取り、読取った前記出力信号が前記第１の状態
であれば前記論理回路手段に前記第２の状態の出力信号
を出力させてから初期処理を行い、読取った前記出力信
号が前記第２の状態であれば待機する。
のバスに接続されたマルチＣＰＵシステムをシステム立
上げ時に制御するマルチＣＰＵ制御方式において、すべ
ての前記ＣＰＵにより出力信号が読取り可能でありシス
テムリセット信号に応じて前記出力信号を第１の状態に
し前記ＣＰＵに制御されて前記出力信号を前記第１の状
態と異る第２の状態にする論理回路手段を備え、前記Ｃ
ＰＵはシステム立上げ時に前記論理回路手段の前記出力
信号を読取り、読取った前記出力信号が前記第１の状態
であれば前記論理回路手段に前記第２の状態の出力信号
を出力させてから初期処理を行い、読取った前記出力信
号が前記第２の状態であれば待機する。
本発明のマルチＣＰＵ制御方式は、データ入力端に論理
値１を入力しクロック入力端に前記ＣＰＵからのアクセ
ス信号を入力し前記システムリセット信号によってリセ
ットされるフリップフロップによって前記論理回路手段
が構成されてもよい。
値１を入力しクロック入力端に前記ＣＰＵからのアクセ
ス信号を入力し前記システムリセット信号によってリセ
ットされるフリップフロップによって前記論理回路手段
が構成されてもよい。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のフローチャート、第２図は
本実施例が適用されるマルチＣＰＵシステムのブロック
図、第３図は第２図におけるイニシャライズセマフォフ
ラグ（ＩＰ）のタイムチャートである。
本実施例が適用されるマルチＣＰＵシステムのブロック
図、第３図は第２図におけるイニシャライズセマフォフ
ラグ（ＩＰ）のタイムチャートである。
第２図において、１はＣＰＵであり、それぞれ共通バス
２に接続され、３はＩＦ生成用フリップフロップ（Ｆ／
Ｆ）である。
２に接続され、３はＩＦ生成用フリップフロップ（Ｆ／
Ｆ）である。
システムリセット（Ｓｌ）により、ＩＦはＦ／Ｆ３にお
いて１“°から“０″にリセットされる。
いて１“°から“０″にリセットされる。
ＣＰＵＩはシステムの初期処理を行なうためにＦ／Ｆ３
にアクセスする（Ｓ２）。最初にアクセスしたＣＰＵＩ
は、ＩＦが″“０”なので（ｓ３）、Ｆ／Ｆ３をセット
してＩＦを０”から“１″にしくＳ４）、続いてシステ
ムの初期処理を行ない（Ｓ５）＝その後の処理のために
待機する（ｓ６）。
にアクセスする（Ｓ２）。最初にアクセスしたＣＰＵＩ
は、ＩＦが″“０”なので（ｓ３）、Ｆ／Ｆ３をセット
してＩＦを０”から“１″にしくＳ４）、続いてシステ
ムの初期処理を行ない（Ｓ５）＝その後の処理のために
待機する（ｓ６）。
また、最初にアクセスしたＣＰＵＩ以外のＣＰＵ１は、
ＩＦが“１°゛であるため（Ｓ３）、呼処理等のその後
の処理を行なうために待機する（Ｓ６〉。
ＩＦが“１°゛であるため（Ｓ３）、呼処理等のその後
の処理を行なうために待機する（Ｓ６〉。
以上説明したように本発明は、システム立上げ時にすべ
てのＣＰＵを同一レベルに設定しているため、システム
の初期処理を行なうための特定のＣＰＵを限定する必要
がなく、予備のＣＰＵを設けなくてもよいという効果が
ある。
てのＣＰＵを同一レベルに設定しているため、システム
の初期処理を行なうための特定のＣＰＵを限定する必要
がなく、予備のＣＰＵを設けなくてもよいという効果が
ある。
１・・・ＣＰＵ、２・・・共通バス、３・・・フリップ
フロップ。
フロップ。
Claims (2)
- （１）複数のＣＰＵが共通のバスに接続されたマルチＣ
ＰＵシステムをシステム立上げ時に制御するマルチＣＰ
Ｕ制御方式において、すべての前記ＣＰＵにより出力信
号が読取り可能でありシステムリセット信号に応じて前
記出力信号を第１の状態にし前記ＣＰＵに制御されて前
記出力信号を前記第１の状態と異る第２の状態にする論
理回路手段を備え、前記ＣＰＵはシステム立上げ時に前
記論理回路手段の前記出力信号を読取り、読取った前記
出力信号が前記第１の状態であれば前記論理回路手段に
前記第２の状態の出力信号を出力させてから初期処理を
行い、読取った前記出力信号が前記第２の状態であれば
待機することを特徴とするマルチＣＰＵ制御方式。 - （２）データ入力端に論理値１を入力しクロック入力端
に前記ＣＰＵからのアクセス信号を入力し前記システム
リセット信号によってリセットされるフリップフロップ
によって前記論理回路手段が構成されている請求項１記
載のマルチＣＰＵ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001814A JPH03204762A (ja) | 1990-01-08 | 1990-01-08 | マルチｃｐｕ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001814A JPH03204762A (ja) | 1990-01-08 | 1990-01-08 | マルチｃｐｕ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03204762A true JPH03204762A (ja) | 1991-09-06 |
Family
ID=11512036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001814A Pending JPH03204762A (ja) | 1990-01-08 | 1990-01-08 | マルチｃｐｕ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03204762A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269309A (ja) * | 1985-09-20 | 1987-03-30 | Fujitsu Ltd | 周辺装置初期化制御方式 |
-
1990
- 1990-01-08 JP JP2001814A patent/JPH03204762A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269309A (ja) * | 1985-09-20 | 1987-03-30 | Fujitsu Ltd | 周辺装置初期化制御方式 |
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