JPS6227423B2 - - Google Patents
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- Publication number
- JPS6227423B2 JPS6227423B2 JP56102847A JP10284781A JPS6227423B2 JP S6227423 B2 JPS6227423 B2 JP S6227423B2 JP 56102847 A JP56102847 A JP 56102847A JP 10284781 A JP10284781 A JP 10284781A JP S6227423 B2 JPS6227423 B2 JP S6227423B2
- Authority
- JP
- Japan
- Prior art keywords
- area
- input
- output
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は、アドレス空間上で同一のアドレスを
有する重複メモリ領域と入出力領域を切替え制御
することにより、メモリを有効に使用するアドレ
ス制御方式に関する。
有する重複メモリ領域と入出力領域を切替え制御
することにより、メモリを有効に使用するアドレ
ス制御方式に関する。
従来、小型の電子計算機等においては、同一の
アドレス空間内に、メモリ領域と入出力領域を共
に設定していたので、入出力領域として設定され
たアドレスに対応した重複メモリ領域は、CPU
からのアクセスが不可能となつてメモリがその分
無駄になるばかりか、メモリ上のアドレスも入出
力領域の前後で不連続となり、プログラムの作成
及びローデイング等に際して、絶えず入出力領域
の存在を考慮する必要が生じ、作業に長時間を要
する欠点があつた。
アドレス空間内に、メモリ領域と入出力領域を共
に設定していたので、入出力領域として設定され
たアドレスに対応した重複メモリ領域は、CPU
からのアクセスが不可能となつてメモリがその分
無駄になるばかりか、メモリ上のアドレスも入出
力領域の前後で不連続となり、プログラムの作成
及びローデイング等に際して、絶えず入出力領域
の存在を考慮する必要が生じ、作業に長時間を要
する欠点があつた。
そこで、本発明は、同一のアドレスを有する重
複メモリ領域と入出力領域を切替え制御すること
により、CPUが重複メモリ領域と入出力領域を
択一的にアクセスし得るようにして構成し、もつ
て前述の欠点を解消したアドレス制御方式を提供
することを目的とするものである。
複メモリ領域と入出力領域を切替え制御すること
により、CPUが重複メモリ領域と入出力領域を
択一的にアクセスし得るようにして構成し、もつ
て前述の欠点を解消したアドレス制御方式を提供
することを目的とするものである。
以下、図面に示す実施例に基き、本発明を具体
的に説明する。
的に説明する。
第１図は本発明が適用された電子計算機の一例
を示すブロツク図である。
を示すブロツク図である。
電子計算機１は、第１図に示すように、CPU
２を有しており、CPU２にはアドレスバス３を
介してデコーダ５，６，７，９が接続している。
デコーダ５の出力側にはアドレス空間上でME−
０からME−Ｚまでのアドレスを付与されたメモ
リ１０が接続しており、メモリ１０のアドレス
ME−ＭからME−（Ｍ＋ｍ）までの間のメモリ領
域は後述の入出力領域と同一のアドレスが付与さ
れた重複メモリ領域１０ａとなつており、更にア
ドレスME−ＹからME−Ｚの間はモニタプログ
ラムが収納されたモニタプログラム領域１０ｂと
なつている。一方、デコーダ６の出力側には、デ
コーダ６と共に入出力領域１１を構成する第１の
フリツプフロツプ１２及び第２のフリツプフロツ
プ１３が接続しており、各フリツプフロツプ１
２，１３の出力側はゲート回路１５を構成する
NAND回路１６の入力端に接続している。NAND
回路１６の出力端はAND回路１７の一方の入力
端に接続しており、他の入力端にはデコーダ７の
出力側が接続している。AND回路１７、従つて
ゲート回路１５の出力はAND回路１９，２０の
一方の入力端に、また、デコーダ５，６の入力側
に接続している。各AND回路１９，２０の出力
端はプリンタ等の入出力装置に接続された入出力
レジスタ２１，２２が、及び、入力端の他方には
デコーダ９の出力側が接続されており、入出力領
域１１中のフリツプフロツプ１２，１３及び入出
力レジスタ２１，２２等には重複メモリ領域１０
ａと同一のアドレスME−Ｍ，ME−（Ｍ＋１），
……ME−（Ｍ＋３）までが付与されている。ま
た、デコーダ７の一つの出力はフリツプフロツプ
１３のリセツト信号として入力されるようにな
し、CPU２とフリツプフロツプ１２，１３間は
データバス２３を介して接続されている。
２を有しており、CPU２にはアドレスバス３を
介してデコーダ５，６，７，９が接続している。
デコーダ５の出力側にはアドレス空間上でME−
０からME−Ｚまでのアドレスを付与されたメモ
リ１０が接続しており、メモリ１０のアドレス
ME−ＭからME−（Ｍ＋ｍ）までの間のメモリ領
域は後述の入出力領域と同一のアドレスが付与さ
れた重複メモリ領域１０ａとなつており、更にア
ドレスME−ＹからME−Ｚの間はモニタプログ
ラムが収納されたモニタプログラム領域１０ｂと
なつている。一方、デコーダ６の出力側には、デ
コーダ６と共に入出力領域１１を構成する第１の
フリツプフロツプ１２及び第２のフリツプフロツ
プ１３が接続しており、各フリツプフロツプ１
２，１３の出力側はゲート回路１５を構成する
NAND回路１６の入力端に接続している。NAND
回路１６の出力端はAND回路１７の一方の入力
端に接続しており、他の入力端にはデコーダ７の
出力側が接続している。AND回路１７、従つて
ゲート回路１５の出力はAND回路１９，２０の
一方の入力端に、また、デコーダ５，６の入力側
に接続している。各AND回路１９，２０の出力
端はプリンタ等の入出力装置に接続された入出力
レジスタ２１，２２が、及び、入力端の他方には
デコーダ９の出力側が接続されており、入出力領
域１１中のフリツプフロツプ１２，１３及び入出
力レジスタ２１，２２等には重複メモリ領域１０
ａと同一のアドレスME−Ｍ，ME−（Ｍ＋１），
……ME−（Ｍ＋３）までが付与されている。ま
た、デコーダ７の一つの出力はフリツプフロツプ
１３のリセツト信号として入力されるようにな
し、CPU２とフリツプフロツプ１２，１３間は
データバス２３を介して接続されている。
電子計算機１は、以上のような構成を有するの
で、初期状態では第１のフリツプフロツプ１２の
出力信号S1は“０”で第２のフリツプフロツプ１
３の出力信号S2は“１”となつており、従つて
NAND回路１６の出力信号S3は“１”となつてい
る。この状態で、CPU２がモニタプログラム領
域１０ｂ中に収納されたモニタプログラムによ
り、メモリ１０中の入出力領域１１と同一のアド
レスME−Ｍ〜（Ｍ＋ｍ）を有するメモリ領域１
０ａに対してアクセスする必要が生じた場合に
は、まずアドレスバス３を介してアドレスデータ
Ｍを出力することで入出力領域１１中のアドレス
ME−Ｍに共通なアドレスを持つ第１のフリツプ
フロツプ１２に対してデコーダ６を介してアクセ
スし、データバス２３を介してフリツプフロツプ
１２の出力信号S1を“１”にセツトする。する
と、NAND回路１６の出力信号S3は“０”となる
が、入出力領域１１に対応したアドレスＭ〜アド
レス（Ｍ＋ｍ）までがアクセスされるとき、デコ
ーダ７の出力信号S4は“１”となり、AND回路
１７の入出力セレクト信号S5は“０”となつて、
AND回路１９，２０及びデコーダ５，６に入力
する。すると、AND回路１９，２０はデコーダ
９からのセレクト信号S6，S7を禁止して入出力レ
ジスタ２１，２２がアクセスされることを阻止す
ると共に、デコーダ６は信号S5が“０”となるこ
とによりそのデコード動作が禁止され、CPU２
側からは全入出力領域１１、つまりフリツプフロ
ツプ１２，１３、入出力レジスタ２１，２２に対
するアクセスが不可能になる。一方、デコーダ５
は信号S5が“０”となることにより、アドレス
ME−Ｍ〜（Ｍ＋ｍ）の重複メモリ領域１０ａへ
のアクセスが可能となり、CPU２はメモリ１０
中のアドレスME−０〜ME−Ｙまでの全エリア
について自由にアクセスし得るようになる。この
状態で、CPU２がモニタプログラムに従つた一
つの命令を実行し終わり、次の命令を実行するた
めに、モニタプログラム領域１０ｂをアクセス
し、所定のアドレス（Ｙ〜Ｚまでの、例えば（Ｙ
＋ｎ））に格納されている命令をフエツチする
と、デコーダ７に入力されるアドレス（Ｙ＋ｎ）
によつて、デコーダ７からリセツト信号S8がフリ
ツプフロツプ１３に出力され、フリツプフロツプ
１３の出力信号S2を強制的に“０”にセツトし、
更にセレクト信号S4も“１”にする。すると
NAND回路１６の出力信号S3は“０”から“１”
となり、AND回路１７の出力信号S5は“１”と
なる。すると、それまで禁止されていたデコーダ
９からのセレクト信号S6，S7はその禁止が解除さ
れ、更にデコーダ６もデコード動作の禁止を解か
れる。一方、デコーダ５は重複メモリ領域１０ａ
に対するデコードが禁止され、CPU２は重複メ
モリ領域１０ａに対するアクセスが不可能となる
反面、領域１０ａと同一アドレスの付された入出
力領域１１に対するアクセスが可能となる。そこ
で、CPU２は、フリツプフロツプ１２，１３に
対してデコーダ６を介してアクセスし、フリツプ
フロツプ１２の出力信号S1をデータバス２３から
の信号で“１”から“０”に、フリツプフロツプ
１３の信号S2を“０”から“１”とし、初期状態
に復帰させる。この場合、信号S3は“１”のまま
変化することはないが、CPU２がモニタプログ
ラムにより、入出力領域１１に対してアクセスす
る必要が生じた場合には、領域１１のアドレスＭ
〜Ｍ＋ｍをアクセスする限りデコーダ７のセレク
ト信号S4は“１”となつているので、信号S5も
“１”を維持し、CPU２は入出力領域１１に対し
て自由にアクセスが可能となる。なお、モニタプ
ログラムによりメモリ１０の領域１０ａに対して
アクセスを行なう場合には、最初に述べたよう
に、デコーダ６を介してフリツプフロツプ１２に
アクセスしデータバス２３によつて、第１のフリ
ツプフロツプ１の信号S1を“１”にセツトするこ
とにより、信号S2が“１”、信号S3が“０”とな
り、このとき信号S4は“１”なので信号S5は
“０”となつてCPU２は入出力領域１１と同一の
アドレスME−Ｍ〜（Ｍ＋ｍ）を有する重複メモ
リ領域１０ａに対してアクセスが可能となる。
で、初期状態では第１のフリツプフロツプ１２の
出力信号S1は“０”で第２のフリツプフロツプ１
３の出力信号S2は“１”となつており、従つて
NAND回路１６の出力信号S3は“１”となつてい
る。この状態で、CPU２がモニタプログラム領
域１０ｂ中に収納されたモニタプログラムによ
り、メモリ１０中の入出力領域１１と同一のアド
レスME−Ｍ〜（Ｍ＋ｍ）を有するメモリ領域１
０ａに対してアクセスする必要が生じた場合に
は、まずアドレスバス３を介してアドレスデータ
Ｍを出力することで入出力領域１１中のアドレス
ME−Ｍに共通なアドレスを持つ第１のフリツプ
フロツプ１２に対してデコーダ６を介してアクセ
スし、データバス２３を介してフリツプフロツプ
１２の出力信号S1を“１”にセツトする。する
と、NAND回路１６の出力信号S3は“０”となる
が、入出力領域１１に対応したアドレスＭ〜アド
レス（Ｍ＋ｍ）までがアクセスされるとき、デコ
ーダ７の出力信号S4は“１”となり、AND回路
１７の入出力セレクト信号S5は“０”となつて、
AND回路１９，２０及びデコーダ５，６に入力
する。すると、AND回路１９，２０はデコーダ
９からのセレクト信号S6，S7を禁止して入出力レ
ジスタ２１，２２がアクセスされることを阻止す
ると共に、デコーダ６は信号S5が“０”となるこ
とによりそのデコード動作が禁止され、CPU２
側からは全入出力領域１１、つまりフリツプフロ
ツプ１２，１３、入出力レジスタ２１，２２に対
するアクセスが不可能になる。一方、デコーダ５
は信号S5が“０”となることにより、アドレス
ME−Ｍ〜（Ｍ＋ｍ）の重複メモリ領域１０ａへ
のアクセスが可能となり、CPU２はメモリ１０
中のアドレスME−０〜ME−Ｙまでの全エリア
について自由にアクセスし得るようになる。この
状態で、CPU２がモニタプログラムに従つた一
つの命令を実行し終わり、次の命令を実行するた
めに、モニタプログラム領域１０ｂをアクセス
し、所定のアドレス（Ｙ〜Ｚまでの、例えば（Ｙ
＋ｎ））に格納されている命令をフエツチする
と、デコーダ７に入力されるアドレス（Ｙ＋ｎ）
によつて、デコーダ７からリセツト信号S8がフリ
ツプフロツプ１３に出力され、フリツプフロツプ
１３の出力信号S2を強制的に“０”にセツトし、
更にセレクト信号S4も“１”にする。すると
NAND回路１６の出力信号S3は“０”から“１”
となり、AND回路１７の出力信号S5は“１”と
なる。すると、それまで禁止されていたデコーダ
９からのセレクト信号S6，S7はその禁止が解除さ
れ、更にデコーダ６もデコード動作の禁止を解か
れる。一方、デコーダ５は重複メモリ領域１０ａ
に対するデコードが禁止され、CPU２は重複メ
モリ領域１０ａに対するアクセスが不可能となる
反面、領域１０ａと同一アドレスの付された入出
力領域１１に対するアクセスが可能となる。そこ
で、CPU２は、フリツプフロツプ１２，１３に
対してデコーダ６を介してアクセスし、フリツプ
フロツプ１２の出力信号S1をデータバス２３から
の信号で“１”から“０”に、フリツプフロツプ
１３の信号S2を“０”から“１”とし、初期状態
に復帰させる。この場合、信号S3は“１”のまま
変化することはないが、CPU２がモニタプログ
ラムにより、入出力領域１１に対してアクセスす
る必要が生じた場合には、領域１１のアドレスＭ
〜Ｍ＋ｍをアクセスする限りデコーダ７のセレク
ト信号S4は“１”となつているので、信号S5も
“１”を維持し、CPU２は入出力領域１１に対し
て自由にアクセスが可能となる。なお、モニタプ
ログラムによりメモリ１０の領域１０ａに対して
アクセスを行なう場合には、最初に述べたよう
に、デコーダ６を介してフリツプフロツプ１２に
アクセスしデータバス２３によつて、第１のフリ
ツプフロツプ１の信号S1を“１”にセツトするこ
とにより、信号S2が“１”、信号S3が“０”とな
り、このとき信号S4は“１”なので信号S5は
“０”となつてCPU２は入出力領域１１と同一の
アドレスME−Ｍ〜（Ｍ＋ｍ）を有する重複メモ
リ領域１０ａに対してアクセスが可能となる。
以上説明したように、本発明によれば、アドレ
ス空間上で同一のアドレスを有する重複メモリ領
域１０ａと入出力領域１１を、択一的にアクセス
することが可能となるので、従来CPU２がアク
セスできず使用が不可能だつた重複メモリ領域１
０ａを有効に活用することが可能となるばかり
か、メモリ１０上のアドレスが入出力領域１１に
対応する部分１０ａで不連続となることもなくな
り、プログラムの作成及びローデイング等を入出
力領域１１の存在を無視して行なうことができ、
能率よく作業を行なうことが可能となる。
ス空間上で同一のアドレスを有する重複メモリ領
域１０ａと入出力領域１１を、択一的にアクセス
することが可能となるので、従来CPU２がアク
セスできず使用が不可能だつた重複メモリ領域１
０ａを有効に活用することが可能となるばかり
か、メモリ１０上のアドレスが入出力領域１１に
対応する部分１０ａで不連続となることもなくな
り、プログラムの作成及びローデイング等を入出
力領域１１の存在を無視して行なうことができ、
能率よく作業を行なうことが可能となる。
第１図は本発明が適用された電子計算機の一例
を示すブロツク図である。 １……電子計算機、２……CPU、７……デコ
ーダ、１０……メモリ、１０ａ……重複メモリ領
域、１０ｂ……モニタプログラム領域、１１……
入出力領域、１２……第１のセツト手段、（フリ
ツプフロツプ）、１３……第２のセツト手段（フ
リツプフロツプ）、１５……切替え手段（ゲート
回路）、２１，２２……入出力レジスタ。
を示すブロツク図である。 １……電子計算機、２……CPU、７……デコ
ーダ、１０……メモリ、１０ａ……重複メモリ領
域、１０ｂ……モニタプログラム領域、１１……
入出力領域、１２……第１のセツト手段、（フリ
ツプフロツプ）、１３……第２のセツト手段（フ
リツプフロツプ）、１５……切替え手段（ゲート
回路）、２１，２２……入出力レジスタ。
Claims (1)
- １ 入出力データ格納領域、及び該入出力データ
格納領域に対しアドレス空間上で同一のアドレス
が付与された重複メモリ領域を一部に有するメモ
リ、及び該メモリに格納されたプログラムを読出
し遂行する処理装置からなり、前記メモリ中の、
重複メモリ領域外の領域に収納されたモニタプロ
グラムに従つて選択される複数種類のプログラム
を処理装置が実行する装置において、前記入出力
データ格納領域中に、重複メモリ領域と同一のア
ドレスを有するセツト手段と、該セツト手段の出
力によつて処理装置がアクセス可能な対象領域を
入出力データ格納領域側と重複メモリ領域側とに
切替える切替え手段と、処理装置がモニタプログ
ラムを実行した際に、前記セツト手段をリセツト
するデコーダとを設け、重複メモリ領域と入出力
データ格納領域とに対して、該モニタプログラム
の所定領域の命令がフエツチされる時に切替える
ことを特徴とするアドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102847A JPS584465A (ja) | 1981-06-30 | 1981-06-30 | アドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102847A JPS584465A (ja) | 1981-06-30 | 1981-06-30 | アドレス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584465A JPS584465A (ja) | 1983-01-11 |
| JPS6227423B2 true JPS6227423B2 (ja) | 1987-06-15 |
Family
ID=14338335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102847A Granted JPS584465A (ja) | 1981-06-30 | 1981-06-30 | アドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584465A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61273656A (ja) * | 1985-05-30 | 1986-12-03 | Fujitsu Ltd | デ−タ転送制御方式 |
-
1981
- 1981-06-30 JP JP56102847A patent/JPS584465A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS584465A (ja) | 1983-01-11 |
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