JPH01310576A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH01310576A
JPH01310576A JP63141008A JP14100888A JPH01310576A JP H01310576 A JPH01310576 A JP H01310576A JP 63141008 A JP63141008 A JP 63141008A JP 14100888 A JP14100888 A JP 14100888A JP H01310576 A JPH01310576 A JP H01310576A
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Non-Volatile Memory (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置に関し、特に、いわゆるＵ〜ｌ０
８ＦＥＴなとのように縦方向チトネルを有する電界効果
型のトランジスタの耐圧の改善に関する。
〔従来の技術〕
第１０図は、例えば文献「ｆＥＥＥ　Ｔｒａｎｓａｃｔ
ｉｏｎｓ［１ｅｃｔｒｉｃａ［Ｄｅｖｉｃｅ、ＥＤ−３
４（１１）、ｐ２３２９，１９８７Ｊに示された従来の
ＮチャネルＵＭＯ８ＦＥＴを示す断面図である。図にお
いて、Ｎ＋半導体基板１上にＮ−エピタキシャル層２が
形成されている。これらのＮ＋半導体基板１およびＮ−
エピタキシャル層２はドレイン領域として動く。Ｎ−エ
ピタキシャル層２上には）〕ウェル領域３が形成されて
いる。
このＰウェル領１８！３は、一般に、Ｎ−エピタキシャ
ル層２にＰ型不純物を拡散することにより形成される。
Ｐ・シェル領域３にはＵ形の溝が形成され、この溝内に
はゲート絶縁膜４を介して、例えば高濃度に不純物をド
ープされたポリシリコンから成るゲート電極５が埋込ま
れている。ゲート電極５の表面もゲート絶縁膜４により
覆われており、埋込みゲート構造となっている。Ｐウェ
ル領域３の表面にはＮ＋ソース領Ｌ８！６が形成される
。このＮ＋ソース領域６とＮ−エピタキシｔ・ル層（ド
レイン領域）２との間にありかつ絶縁膜４に沿ったＰウ
ェル領域３の部分７がチャネル領域として規定される。
Ｎ＋ソース領域６およびＰウェル領域３に電気的に接続
するように表面−面に金属のソース電極８が形成され、
またＮ＋半導体基板（ドレイン領域）１と電気的に接続
するように裏面−面に金属のドレイン電極９が形成され
る。ゲート電極５．ソース電極８およびドレイン電１４
９はそれぞれゲート端子Ｇ、ソース端子Ｓおよびドレイ
ン端子りと接続されている。
次に動作について説明する。ドレイン端子りが高電位、
ソース端子Ｓが低電位となるように主電圧を印加する。
ゲート端子Ｇに正のバイアスを印加すると、チャネル領
域７に反転層が形成され、Ｎ１ソース領域６からチャネ
ル領域７を通ってＮ−エピタキシャル層（トレイン領域
）２に電子電流が流れ、トランジスタはオン状態となる
。グー１〜端子Ｇの正のバイアス電圧を除くか、ゲート
端子Ｇを負にバイアスすることにより、チャネル領域７
の反転層は消滅し、トランジスタはオフ状態となる。
このようにチャネルが縦方向に形成されるＵＭＯ３ＦＥ
Ｔでは、チャネルが横方向に形成されるＤＭＯ３ＦＥＴ
と比べて次のような利点がある。
まず、第１に、ＵＭＯ８ＦＥＴでは、１つのゲート電極
５とその両側のＮ＋ソース領域６を含む１セルユニツト
の表面積が、ＤＭＯ８ＦＥＴのそれよりも小さくでき、
セルの高集積化が可能となる。
また第２に、ＤＭＯ８ＦＥＴで問題となる、つエルとウ
ェルとの間で生じるＪＦＥＴ効果が、ＵＭＯＳ　Ｆ　Ｅ
　Ｔではその構造上存在しないことにより、極めて低い
オン抵抗の半導体装置が得られる。
〔発明が解決しようとする課題〕
従来のＵＭＯ８ＦＥＴは以上のように構成されており、
埋込みゲート構造を作るため、Ｐウェル領域３を頁通し
Ｎ−エピタキシャル層２に達するＵ形の溝を掘り込まな
ければならない。素子耐圧は、Ｐウェル領域３とＮ−エ
ピタキシャル層２とで形成されるＰＮ接合の逆耐圧とし
て規定される。
オフ時には、Ｐウェル領域３からＮ−工、ピタキシャル
層２中に空乏層が広がり、ソース、ドレイン端子８．０
間の主電圧を阻止する。このとき、第１１図の円Ａ内に
示すように、溝の角部および底部近辺のＮ−エピタキシ
ャル層２において電界集中をｊＢ　＜。このため、ＵＭ
Ｏ８ＦＥＴは、低いオン電圧を実現できるけれども、耐
圧が低くなるという問題点があった。
このような電界集中を緩和する方策として、第１２図に
示すように溝の隅の絶縁膜４を曲状に形成する方法も提
案されている。しかしながらこの方法では、一般に、ゲ
ート絶縁膜４を比較的厚く形成して溝の隅で円弧状なる
ようににした侵、該ゲート絶縁膜４を所望の厚さにエツ
チングするものであるため、ｉカの微細化（例えば３μ
ｍ径）に伴い処理が困難となり、またこの方法のよって
も、第１２図の円Ｂ内に示すように、溝底部での電界集
中は避けられない。
この発明は上記のような問題点を解消するためになされ
たもので、電界集中を緩和してより高い耐圧を得ること
ができる縦方向チャネルを有する半導体装置およびその
製造方法を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係る半導体装置は、第１導電型の半導体層と
、前記半導体層上に形成された第２導電型の第１の半導
体領域とを備え、前記第１の半導体領域は該第１の半導
体領域を貫通し前記半導体層に達する溝を有し、前記溝
の表面に形成された絶縁膜と、前記絶縁膜上に形成され
たゲート電極層と、前記第１の半導体領域の前記溝に隣
接する表面内に形成された第１導電型の第２の半導体領
域とをさらに備え、前記第２の半導体領域と前記半導体
層との間にありかつ前記溝に隣接する前記第１の半導体
領域の部分はチャネル領域として規定され、前記溝の底
部直下の前記半導体層内に形成された第２導電型のフロ
ーティング領域と、前記第１　Ｊ５よび第２の半導体領
域上に形成された第１の電極層と、前記半導体層の裏面
側に設けられる第２の電極層とをさらに備えて構成され
ている。
また、この発明に係る半導体装置の製造方法は、第１導
電型の半導体層を準備するステップと、前記半導体層の
表面内に第２導電型のフローティング領域を形成するス
テップと、前記半導体層の表面上に第２導電型の第１の
半導体領域を形成するステップと、前記第１の半導体領
域に、前記フローティング領域に達する溝を形成し、前
記フローティングｖ４域の表面を前記半導体層の表面よ
り低くするステップと、前記溝の表面に絶縁膜を形成す
るステップと、前記第１の半導体領域の前記溝に隣接す
る表面内に第１導電型の第２の半導体領域を形成するス
テップとを備え、前記第２の半導体領域と前記半導体層
との間にありかつ前記溝に隣接する前記第１の半導体領
域の部分はチャネル領域として規定され、前記絶縁膜上
にゲート電極層を形成するステップと、前記第１および
第２の半導体領域上に第１の電極層を形成するステップ
と、前記半導体層の裏面側に第２の電極層を設けるステ
ップとをさらに備えて構成されている。
〔作用〕
この発明におけるフローティング領域は、半導体装置が
オフのときの、溝の角部および底部近辺の単導体層での
電界集中を緩和する。
〔実施例〕
第１図は、この発明による半導体装置の一実施例である
ＮチャネルＵＭＯ８ＦＥＴを示寸断面図である。図にｄ
３いて、第１０図に示す従来のＮチ１ｙネルＵＭＯ３Ｆ
ＥＴとの相違点は、ゲート電極５が埋込まれている溝の
直下に、ウェル領域３と同じＰ型の不純物拡散層（以下
フローティングウェル領域という＞１０を設けたことで
ある。その他の構造は第１０図に示す従来のＮチ１７ネ
ルＵ　ＭＯ、Ｓ　Ｆ　Ｅ　Ｔと同じである。
次に第１図に示すＮチＩｌネルＵＭＯ３ＦＥＴの製造手
順を、第２図を参照しつつ説明する。まず第２Ａ図に示
ずように、Ｎ＋半導体基板１上にＮ−エピタキシャル層
２をエピタキシャル成長する。これらのＮ＋半導体基板
１およびＮ−エピタキシャル層２はドレイン領域として
動く。次に第２Ｂ図に示すように、Ｎ−エピタキシャル
層２の表面に、該表面の汚染防止用の酸化膜１１を形成
し、ざらにその上に所定の形状にバターニングされたレ
ジスト１２を形成する。そして、矢印に示すように、レ
ジスト１２をマスクとしてＰ型不純物をＮ−エピタキシ
ャル層２に選択的にイオン注入し、さらに熱処理を施し
て注入イオンを拡散させることによりフローティングウ
ェルＧｉ［１ｏを形成する。
次に第２Ｃ図に示すように、酸化膜１１およびレジス１
−を除去し、Ｎ−エピタキシャル層２上にＰ形のエピタ
キシＸフル層１４をエピタキシャル成長させる。次に第
２Ｄ図に示すように、Ｐエピタキシャル層１４の表面に
、該表面の汚染防止用の酸化膜１５を形成し、さらにそ
の上に所定の形状にパターニングされたレジスト１６を
形成する。
そして、矢印に示すように、レジスト１６をマスクとし
てＮ型不純物をＰエピタキシャル層１４に選択的にイオ
ン注入し、さらに熱処理を施して注入イオンを拡散させ
ることによりＮ＋領ｉｇ！１７を形成する。このときの
熱処理により、点線で示すように、フローティングウェ
ル領域１０のＰ型不純物イオンが若干、Ｐウェル領域１
４に拡散する。
次に、第２Ｅ図に示すように、酸化Ｍ１５およびレジス
ト１６を除去し、Ｐエピタキシャル層１４の表面に萌記
酸化膜１５よりも厚い酸化膜１８を形成しパターニング
する。そして、パターニングされた酸化膜１８をマスク
として異方性エツチングを行い、フローティングウェル
領域１０の上方のＰエピタキシャル層１４の表面部分か
ら該Ｐエピタキシャル層１４を貫通してフローティング
ウェル領域１０に達するＵ形の溝１９を掘り込む。
結果として残ったＰエピタキシャル層１４の部分がＰウ
ェル領域３となり、Ｎ＋領域１７の部分がＮ＋ソース領
域６となる。溝１９は、Ｎ−エピタキシャル層２とＰウ
ェル領域３との界面より数μｍ程度、Ｎ”エピタキシャ
ル層２の側に入ったところまで形成され、結果としてＰ
フローティングウェル領域１０とＰウェル領域３とは分
離される。
またＰウェル領域３は溝１９の底面全面を覆い、その厚
みは隣接するＰウェル領域３との間でＪＦＥＴ効果が生
じない程度に選ばれる。
次に、第２Ｆ図に示すように、酸化膜１８を除去し、熱
酸化により全面にゲート絶縁膜４を形成する。続いて第
２Ｇ図に示すように、ＣＶＤ法などにより、例えば不純
物をドープしたポリシリコン層２１を堆積し、溝１９を
埋込む。そして第２１」図に示すように、エッチバック
法なとの平坦化技術により表面を平坦化し、溝内のみポ
リシリコン層２１を残す。この残されたポリシリコン層
２１がゲート電極５となる。また熱酸化を行い、表面全
面をゲート絶縁膜４により覆う。しかる後、Ｐウェル領
域３上のゲート絶縁１！Ｊ４を除去し、メタライズ処理
を施して表面にソース電極８、実部にドレイン電極９を
形成することにより、第１図に示す構造のＵＭＯ８ＦＥ
Ｔを得る。
このＵＭＯ３ＦＥＴのフローティングウェル領域１０は
、ブレーナ高耐圧素子に用いられるフィールドリミッテ
ィングリングと同様に作用する。
すなわら、このＵＭＯ８ＦＥＴのオフ時に、Ｐウェル＠
域３から延びる空乏層がフローティングウェル領域１０
を越えてＮ−エピタキシャル層２内に広がるとき、フロ
ーティングウェル領ｉ！Ｉｌ！１０からＮ”エピタキシ
ャル層２内に延びる空乏層の働きにより、第３図の円Ｃ
およびＤ内に示すように、７０−ティングウェル領域１
０の端部および底面での電界集中が緩和され、電界強度
が弱められる。
その結果、ＵＭＯ８ＦＥＴの耐圧が向上する。
第４図は電界分布をシミュレートした結果を示す図であ
り、このうち第４Ａ図はフローティングウェル領域１０
の有る場合、第４Ｂ図は無い場合のちのである。シミュ
レーションは第５図に示すＩ造に基づいて行った。ゲー
ト端子Ｇとソース端子Ｓは接地し、ドレイン端子りの印
加電圧は３０Ｖとした。第４Ａ図の円Ｅ１およびＦ１内
と、第４Ｂ図の円Ｅ２およびＦ２内を比較すると明らか
なように、フローティングウェル領域１０が有る場合の
方が溝の端部および底部近辺のＮ−層内での電界集中が
緩和されている。
第６図は、上記シミュレーション結果を、第７図のｘ＝
４，０μｍの位置（すなわち溝側壁近傍）で、ｙ方向（
すなわち深さ方向）に沿って示したちのである。第６図
の実線および点線はそれぞれフローティングウェル領［
１０が有る場合および無い場合の電界強度（Ｖ　／　ｃ
ｍ　）を示す。ｙ−５゜０μｍ近傍において顕著な差が
見られ、フローティングウェル領域１０の働きにより、
フローティングウェル領域１０の端部での電界強度が弱
くなっていることが明らかである。
第２図に示した製造方法では、従来、表面からの拡散に
より形成していたＰウェル領域３を、工ピタキシャル成
長法により形成している。このことは、Ｐウェル領域３
の厚みＪ３よび不純物濃度、つまりチャネル長およびチ
ャネル領域の不純物濃度の制御性の向上につながる。低
オン抵抗ＵＭＯ８ＦＥＴでは、チャネル抵抗がオン電圧
を決定する大きな要因となっている。一般にＭＯ８構造
におけるチャネル抵抗Ｒ６Ｈは、ゲートチャネル長をし
、チャネル幅をＷ、表面の電子移動度をμ。、シリコン
誘電率をε５１、ゲート酸化膜厚を王。８、ゲートバイ
アス電圧を■６、ゲー１〜しきい値電圧をｖｔｈとする
と、 で表わされる。この式で明らかなように、チャネル抵抗
は、ゲートチャネル長しに比例し、電子移動度μ。を通
じてチャネル領域の不純物濃度の影響を受ける。従って
、エピタキシャル成長法を用いてＰウェル領域３を形成
することにより、チャネル長およびチャネル領域の不純
物濃度の制御性が向上する結果、オン電圧を低減する為
の素子設計が容易になる。
第８図はこの発明による半導体装置の他の実施例である
ＮチセネルＶＭＯ８ＦＥＴを示す断面図である。第１図
に示すＮチャネルＵＭＯ８ＦＥＴとの相違点は、ゲート
電極５がＵ形の溝でなくＶ形の溝に埋込まれていること
、および、フローティングウェル領１ｊ１１０がＶ形の
溝の底部頂点付近に形成されていることである。ＶＭＯ
８ＦＥＴは縦方向チＶネルＭ４造ＭＯ８ＦＥＴの一種で
あり、ヂせネル領域７はＶ形の溝の側面に沿って斜めに
規定される。ＶＭＯ８ＦＥＴにおいても、フローティン
グウェル領域１０を設けることにより、０ＭＯ３ＦＥＴ
の場合と同様に耐圧が向上する。
第９図は第８図に示すｖＭＯ８ＦＥＴの製造工程を示寸
断面図であり、そのうち第９Ａ図の工程は前述したＵＭ
Ｏ８ＦＥＴの第２Ｄ図の工程に対応し、第９Ｂ図の工程
は第２Ｅ図の工程に対応する。第９Ａ図において、フロ
ーティングウェル領域１０は比較的狭い範囲で形成され
ている。また第９Ｂ図において、溝１９は等方性エツチ
ングによりＶ形に形成される。その他の製造手順は第２
図に示す０ＭＯ３ＦＥＴの製造手順と同様である。
なお、上記実施例では、縦方向チャネル構造のＮチャネ
ルＭＯ８ＦＥＴについて説明したが、この発明は縦方向
チャネル構造のＰチｔ／ネルＭＯ３ＦＥＴにも同様に適
用できることは勿論である。
またＭ　ＯＳ　４’４造を有する電界効果型のトランジ
スタである絶縁ゲート型バイポーラトランジスタなどに
おいても、セルの高集積化に伴い縦方向チャネル構造が
採用される可能性があり、その場合にもこの発明による
フローティングウェル構造が適用できる。
（発明の効果） 以上説明したように、この発明によれば、ゲート電極層
が埋込まれる溝の底部ｎ下の第１導電型の半導体層内に
第２導電型のフ［１−ティングウェル領域を設けたので
、半導体装置のオフ時にＦｆＩＩｉの角部や底部での電
界集中が緩和され、高い耐圧の縦方向チャネル型半導体
装置を得ることができる。
また同じ耐圧を実現づ゛るのであれば、この発明におい
ては半導体層の比抵抗を下げることにより、より低オン
抵抗の半導体装置が得られる。
【図面の簡単な説明】
第１図はこの発明による半導体装置の一実施例であるＵ
ＭＯ８ＦＥＴを示す断面図、第２Ａ図から第２１−１図
は第１図のＵ　Ｍ　ＯＳ　Ｆ　Ｅ−ｒの製造手順を示す
断面図、第３図は電界集中の緩和の様子を示す断面図、
第４Ａ図および第４Ｂ図はシミュレーション結果を示す
図、第５図はシミュレーションの条件を示す図、第６図
はシミュレーション結果を示すグラフ、第７図は第６図
のグラフの座標のとり方を示す図、第８図はこの発明に
よる半導体装置の他の実施例であるＶＭＯ８ＦＥＴを示
１断面°図、第９Ａ図および第９Ｂ図は第８図のＶＭＯ
８ＦＥＴの製造手順を示す断面図、第１０図は従来のＵ
ＭＯ８ＦＥＴを示す断面図、第１１図および第１２図は
電界集中の様子を示す図である。 図において、１は半導体基板、２はエピタキシャル層、
３はウェル領域、４はゲート絶縁膜、５はゲート電極、
６はソース領域、７はチャネル領域、８はソース電極、
９はドレイン電極、１０はフローティングウェル領域で
ある。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電型の半導体層と、 前記半導体層上に形成された第２導電型の第１の半導体
    領域とを備え、 前記第１の半導体領域は該第１の半導体領域を貫通し前
    記半導体層に達する溝を有し、 前記溝の表面に形成された絶縁膜と、 前記絶縁膜上に形成されたゲート電極層と、前記第１の
    半導体領域の前記溝に隣接する表面内に形成された第１
    導電型の第２の半導体領域とをさらに備え、 前記第２の半導体領域と前記半導体層との間にありかつ
    前記溝に隣接する前記第１の半導体領域の部分はチャネ
    ル領域として規定され、 前記溝の底部直下の前記半導体層内に形成された第２導
    電型のフローティング領域と、 前記第１および第２の半導体領域上に形成された第１の
    電極層と、 前記半導体層の裏面側に設けられる第２の電極層とをさ
    らに備える半導体装置。
  2. （２）第１導電型の半導体層を準備するステップと、 前記半導体図の表面内に第２導電型のフローティング領
    域を形成するステップと、 前記半導体層の表面上に第２導電型の第１の半導体領域
    を形成するステップと、 前記第１の半導体領域に、前記フローティング領域に達
    する溝を形成し、前記フローティング領域の表面を前記
    半導体層の表面より低くするステップと、 前記溝の表面に絶縁膜を形成するステップと、前記第１
    の半導体領域の前記溝に隣接する表面内に第１導電型の
    第２の半導体領域を形成するステップとを備え、 前記第２の半導体領域と前記半導体層との間にありかつ
    前記溝に隣接する前記第１の半導体領域の部分はチャネ
    ル領域として規定され、 前記絶縁膜上にゲート電極層を形成するステップと、 前記第１および第２の半導体領域上に第１の電極層を形
    成するステップと、 前記半導体層の裏面側に第２の電極層を設けるステップ
    とをさらに備える半導体装置の製造方法。
JP63141008A 1988-06-08 1988-06-08 半導体装置およびその製造方法 Expired - Lifetime JPH0783118B2 (ja)

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JP63141008A JPH0783118B2 (ja) 1988-06-08 1988-06-08 半導体装置およびその製造方法
EP88116864A EP0345380B1 (en) 1988-06-08 1988-10-11 Manufacture of a semiconductor device
DE3853778T DE3853778T2 (de) 1988-06-08 1988-10-11 Verfahren zur Herstellung eines Halbleiterbauelements.

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