JPH0482064B2 - - Google Patents
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- JPH0482064B2 JPH0482064B2 JP60001065A JP106585A JPH0482064B2 JP H0482064 B2 JPH0482064 B2 JP H0482064B2 JP 60001065 A JP60001065 A JP 60001065A JP 106585 A JP106585 A JP 106585A JP H0482064 B2 JPH0482064 B2 JP H0482064B2
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- JP
- Japan
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- channel
- source
- region
- drain
- substrate
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/637—Lateral IGFETs having no inversion channels, e.g. buried channel lateral IGFETs, normally-on lateral IGFETs or depletion-mode lateral IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/314—Channel regions of field-effect devices of FETs of IGFETs having vertical doping variations
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、埋込みチヤネルMOS型電界効果ト
ランジスタをサブミクロン域にまで微細化をすす
める際に劣化するスレツシヨルド域およびサブス
レツシヨルド域電気特性を改善できるサブミクロ
ン埋込みチヤネル型のMOS型電界効果トランジ
スタ（MOSFET）に関するものである。
ランジスタをサブミクロン域にまで微細化をすす
める際に劣化するスレツシヨルド域およびサブス
レツシヨルド域電気特性を改善できるサブミクロ
ン埋込みチヤネル型のMOS型電界効果トランジ
スタ（MOSFET）に関するものである。
従来の技術
超集積回路装置いわゆるVLSIにおいて、
CMOS技術の重要性が増してきている。CMOS
はｐ−チヤネルMOSFETとｎ−チヤネル
MOSFETとにより構成されるものであるが、ゲ
ート電極に使用する材料をn+−ポリシリコンと
するか、p+−ポリシリコンとするかでCMOSに
は次の２種類の構成が考えられる。すなわち、 (1) ゲート電極にn+−ポリシリコンを使用する
と、ｎ−チヤネルMOSFETは表面チヤネル型
になり、ｐ−チヤネルMOSFETは埋込みチヤ
ネル型となる。
CMOS技術の重要性が増してきている。CMOS
はｐ−チヤネルMOSFETとｎ−チヤネル
MOSFETとにより構成されるものであるが、ゲ
ート電極に使用する材料をn+−ポリシリコンと
するか、p+−ポリシリコンとするかでCMOSに
は次の２種類の構成が考えられる。すなわち、 (1) ゲート電極にn+−ポリシリコンを使用する
と、ｎ−チヤネルMOSFETは表面チヤネル型
になり、ｐ−チヤネルMOSFETは埋込みチヤ
ネル型となる。
(2) ゲート電極にn+−ポリシリコンとp+−ポリ
シリコンを使用すると、ｎ−チヤネル
MOSFETはn+−ポリシリコンゲートで表面チ
ヤネル型になり、ｐ−チヤネルMOSFETはp+
−ポリシリコンゲートで表面チヤネル型とな
る。
シリコンを使用すると、ｎ−チヤネル
MOSFETはn+−ポリシリコンゲートで表面チ
ヤネル型になり、ｐ−チヤネルMOSFETはp+
−ポリシリコンゲートで表面チヤネル型とな
る。
ここでは(1)のゲート電極にn+−ポリシリコン
を使用したときのｐ−チヤネルMOSFETについ
て説明する。
を使用したときのｐ−チヤネルMOSFETについ
て説明する。
ｐ−チヤネルMOSFETにn+−ポリSiゲートを
使用するとき、ｐ−チヤネルMOSFETのチヤネ
ル領域はソース，ドレイン領域と同じ導電型にな
る、いわゆる埋込みチヤネルMOSFETになる。
埋込みチヤネルMOSFETは、チヤネル領域がソ
ース，ドレイン領域と反対の導電型になるいわゆ
る表面チヤネルMOSFETに比較して、ドレイン
近傍の電界強度が低く、ホツトエレクトロン効果
に対して強いデバイス構造を有しており、また、
移動度の劣化も少なく高速のMOSFETが得られ
る。このことは、仕事関数をコントロールするこ
とによつてｎ−チヤネルMOSFETに対しても同
様の効果が期待できる。
使用するとき、ｐ−チヤネルMOSFETのチヤネ
ル領域はソース，ドレイン領域と同じ導電型にな
る、いわゆる埋込みチヤネルMOSFETになる。
埋込みチヤネルMOSFETは、チヤネル領域がソ
ース，ドレイン領域と反対の導電型になるいわゆ
る表面チヤネルMOSFETに比較して、ドレイン
近傍の電界強度が低く、ホツトエレクトロン効果
に対して強いデバイス構造を有しており、また、
移動度の劣化も少なく高速のMOSFETが得られ
る。このことは、仕事関数をコントロールするこ
とによつてｎ−チヤネルMOSFETに対しても同
様の効果が期待できる。
しかし、埋込みMOSFETはサブミクロン域へ
の微細化に際して、ドレイン電圧のSiO2−Si界
面のポテンシヤルψ5への影響が大きく、サブス
レツシヨルド域のリーク電流の増大、スレツシヨ
ルド電圧VTのドレイン電圧依存性を強くする。
の微細化に際して、ドレイン電圧のSiO2−Si界
面のポテンシヤルψ5への影響が大きく、サブス
レツシヨルド域のリーク電流の増大、スレツシヨ
ルド電圧VTのドレイン電圧依存性を強くする。
これに対処するように、例えば、IEEE
Transactions on El ectron Devices ED−
31pp.964〜968 1984にKIT.M.CHAM等に開示の
ように、第７図のような構造になつていた。すな
わち、図において、１１はソース，ドレイン領
域、１２はゲート電極、１３はゲート酸化膜、１
４は側壁酸化膜、１５はｐ型チヤネル領域、１６
はn+層、１７はｎウエルである。この構造では
ソース，ドレイン接合深さを0.1μmまで浅くする
とともに、チヤネル接合深さを浅くするために、
45keVのBF2によるチヤネルドーピングをし、さ
らにAsを200keVでイオン注入している。ｐ型チ
ヤネル領域１５は約3.0x1016cm-3の表面濃度値で
あり、n+層１６は約2.0x1016cm-3の表面濃度値で
ある。
Transactions on El ectron Devices ED−
31pp.964〜968 1984にKIT.M.CHAM等に開示の
ように、第７図のような構造になつていた。すな
わち、図において、１１はソース，ドレイン領
域、１２はゲート電極、１３はゲート酸化膜、１
４は側壁酸化膜、１５はｐ型チヤネル領域、１６
はn+層、１７はｎウエルである。この構造では
ソース，ドレイン接合深さを0.1μmまで浅くする
とともに、チヤネル接合深さを浅くするために、
45keVのBF2によるチヤネルドーピングをし、さ
らにAsを200keVでイオン注入している。ｐ型チ
ヤネル領域１５は約3.0x1016cm-3の表面濃度値で
あり、n+層１６は約2.0x1016cm-3の表面濃度値で
ある。
このときｐ−型不純物BF2の注入によつて形成
されたｐ領域に、ｎ−型不純物Asを注入するこ
とでｐ−チヤネル領域の一部をコンペンセーシヨ
ンしてｎ領域にして、ｐ型チヤネル領域を
0.09μmまで極端に浅く形成している。またチヤ
ネル領域１５の直下全面にn+層１６を形成して
いる。これにより150オングストロームのゲート
酸化膜をもつ埋込みｐ−チヤネルMOSFETで実
効チヤネル長が0.6μm（ゲート長＞0.8μm）までの
微細化を実現している。
されたｐ領域に、ｎ−型不純物Asを注入するこ
とでｐ−チヤネル領域の一部をコンペンセーシヨ
ンしてｎ領域にして、ｐ型チヤネル領域を
0.09μmまで極端に浅く形成している。またチヤ
ネル領域１５の直下全面にn+層１６を形成して
いる。これにより150オングストロームのゲート
酸化膜をもつ埋込みｐ−チヤネルMOSFETで実
効チヤネル長が0.6μm（ゲート長＞0.8μm）までの
微細化を実現している。
発明が解決しようとする問題点
しかしこのような構造では、埋込みｐ−チヤネ
ルMOSFETの短チヤネル効果を抑えることがで
きない。すなわち、短チヤネル効果には、 (1) ドレイン電圧によるスレツシヨルド電圧VT
の変動、 (2) サブスレツシヨルド電流係数の増大、 の２つがあり、埋込みｐ−チヤネルMOSFETの
微細化においてはこの２つの効果がともに顕著に
なるからである。
ルMOSFETの短チヤネル効果を抑えることがで
きない。すなわち、短チヤネル効果には、 (1) ドレイン電圧によるスレツシヨルド電圧VT
の変動、 (2) サブスレツシヨルド電流係数の増大、 の２つがあり、埋込みｐ−チヤネルMOSFETの
微細化においてはこの２つの効果がともに顕著に
なるからである。
第７図に示す従来のMOSFETではチヤネル接
合深さを浅くすることにより(2)のサブスレツシヨ
ルド電流係数は低く抑えることができるが、(1)の
ドレイン電圧によるスレツシヨルド電圧VTの変
動は抑えられない。
合深さを浅くすることにより(2)のサブスレツシヨ
ルド電流係数は低く抑えることができるが、(1)の
ドレイン電圧によるスレツシヨルド電圧VTの変
動は抑えられない。
その理由を第５図を用いて説明する（IEEE
Transactions on El ectron Devices ED−
33pp.317〜321 1986参照）。第５図はチヤネル接
合深さの異なる２種類の埋込みｐ−チヤネル
MOSFETについて、ｐチヤネル中央部でのSi−
SiO2界面からSi基板方向の距離に対する、トー
タル不純物分布濃度値の絶対値（｜ND−NA｜：
ここでNDはｎ型不純物濃度、NAはｐ型不純物濃
度）を示している。図中の８は0.24μmのチヤネ
ル接合深さをもつｐ−チヤネルMOSFETであ
り、９は0.12μmのチヤネル接合深さをもつｐ−
チヤネルMOSFETである。
Transactions on El ectron Devices ED−
33pp.317〜321 1986参照）。第５図はチヤネル接
合深さの異なる２種類の埋込みｐ−チヤネル
MOSFETについて、ｐチヤネル中央部でのSi−
SiO2界面からSi基板方向の距離に対する、トー
タル不純物分布濃度値の絶対値（｜ND−NA｜：
ここでNDはｎ型不純物濃度、NAはｐ型不純物濃
度）を示している。図中の８は0.24μmのチヤネ
ル接合深さをもつｐ−チヤネルMOSFETであ
り、９は0.12μmのチヤネル接合深さをもつｐ−
チヤネルMOSFETである。
ｐ−チヤネルMOSFET８，９はともに100オ
ングストロームのゲート酸化膜、0.5μmのゲート
長を有し、スレツシヨルド電圧VTは−0.6Vであ
る。またｐ−チヤネルMOSFET８は40keVボロ
ンのイオン注入により、1.0x1016cm-3の表面濃度
をもつｎ−ウエル上に形成され、ｐ−チヤネル
MOSFET９は25keVの低エネルギーBF2イオン
注入により、1.0x1016cm-3の表面濃度をもつｎ−
ウエル上に形成されたものである。
ングストロームのゲート酸化膜、0.5μmのゲート
長を有し、スレツシヨルド電圧VTは−0.6Vであ
る。またｐ−チヤネルMOSFET８は40keVボロ
ンのイオン注入により、1.0x1016cm-3の表面濃度
をもつｎ−ウエル上に形成され、ｐ−チヤネル
MOSFET９は25keVの低エネルギーBF2イオン
注入により、1.0x1016cm-3の表面濃度をもつｎ−
ウエル上に形成されたものである。
この第５図のｐ−チヤネルMOSFET８，９の
特性によりスレツシヨルド電圧VTを−0.6Vの一
定に保つたまま、ｐ−チヤネルMOSFET８から
ｐ−チヤネルMOSFET９のように浅いチヤネル
接合を得ようとすれば、チヤネルドーピングのド
ーズ量を増大させて表面濃度値を高くしなければ
ならないことがわかる。
特性によりスレツシヨルド電圧VTを−0.6Vの一
定に保つたまま、ｐ−チヤネルMOSFET８から
ｐ−チヤネルMOSFET９のように浅いチヤネル
接合を得ようとすれば、チヤネルドーピングのド
ーズ量を増大させて表面濃度値を高くしなければ
ならないことがわかる。
このようにチヤネル接合深さを浅くすればサブ
スレツシヨルド電流係数は劣化しないが、VTを
一定に設定するためにはチヤネルドーピングの濃
度値が高くなり、このためSiO2−Si界面のポテ
ンシヤルψ6がドレイン電圧によつて変動をうけ
やすくなるため、ドレイン電圧によるVTの変動
は抑えられなくなる。
スレツシヨルド電流係数は劣化しないが、VTを
一定に設定するためにはチヤネルドーピングの濃
度値が高くなり、このためSiO2−Si界面のポテ
ンシヤルψ6がドレイン電圧によつて変動をうけ
やすくなるため、ドレイン電圧によるVTの変動
は抑えられなくなる。
一方、チヤネルの表面濃度値を高くせずに、低
い表面濃度値を一定にしたままでｐ型チヤネルの
接合深さだけを浅くしようとすると、スレツシヨ
ルド電圧VTは−1.1V以下になつてしまい、VTを
−0.6Vに設定することはできない。つまり、VT
を−0.6Vに設定するためにはチヤネルの表面濃
度値を高くせざるを得なくなつてしまう。
い表面濃度値を一定にしたままでｐ型チヤネルの
接合深さだけを浅くしようとすると、スレツシヨ
ルド電圧VTは−1.1V以下になつてしまい、VTを
−0.6Vに設定することはできない。つまり、VT
を−0.6Vに設定するためにはチヤネルの表面濃
度値を高くせざるを得なくなつてしまう。
したがつて、第７図に示すような構成では、極
端に浅いチヤネル接合深さを実現してサブスレツ
シヨルド電流係数を低く抑えることができても、
スレツシヨルド電圧VTを一定に設定するために
は、必然的にｐ型チヤネルの表面濃度値を高くし
なくてはならず、それによつてドレイン電圧によ
りVTのは変動は大きくなつてしまうことになる。
端に浅いチヤネル接合深さを実現してサブスレツ
シヨルド電流係数を低く抑えることができても、
スレツシヨルド電圧VTを一定に設定するために
は、必然的にｐ型チヤネルの表面濃度値を高くし
なくてはならず、それによつてドレイン電圧によ
りVTのは変動は大きくなつてしまうことになる。
また、さらにドレイン電圧によるポテンシヤル
の伸びを抑制するために、ｐ−チヤネル直下全面
に形成されたn+層１６を高濃度化すれば、ｐ型
チヤネル領域１５との高濃度接合のため、サブス
レツシヨルド電流係数も劣化する。
の伸びを抑制するために、ｐ−チヤネル直下全面
に形成されたn+層１６を高濃度化すれば、ｐ型
チヤネル領域１５との高濃度接合のため、サブス
レツシヨルド電流係数も劣化する。
そこで、本発明はサブスレツシヨルド電流係数
を低く抑えるとともに、ドレイン電圧によるポテ
ンシヤルの伸びを抑制して、ドレイン電圧による
VT変動を小さくするものである。
を低く抑えるとともに、ドレイン電圧によるポテ
ンシヤルの伸びを抑制して、ドレイン電圧による
VT変動を小さくするものである。
問題点を解決するための手段
そして前記問題点を解決する本発明の技術的手
段は、前記チヤネル領域直下の一部でかつソース
ドレイン領域側部に、ドレイン電圧によるポテン
シヤルの伸びを抑制する高濃度不純物層を形成す
るものである。
段は、前記チヤネル領域直下の一部でかつソース
ドレイン領域側部に、ドレイン電圧によるポテン
シヤルの伸びを抑制する高濃度不純物層を形成す
るものである。
作 用
この技術的手段による作用は次のようになる。
すなわち、チヤネル領域直下の一部でソース，ド
レイン領域側部に前記チヤネルドープの領域下で
前記ソース，ドレイン領域の接合深さよりも浅い
位置にピーク濃度値をもつ、チヤネル領域と反対
導電型の不純物層を形成することによつて、従来
のように反対導電型の不純物層をチヤネル領域直
下全面に形成し、チヤネル接合深さを浅くするこ
とによるチヤネル領域の表面濃度の増大を少なく
し、かつ、ドレイン電圧のポテンシヤルの伸びを
抑制するものである。この結果、従来のようにド
レイン電圧の変動によるスレツシヨルド電圧VT
変動がみられない埋込みチヤネルMOSFETを得
られるものである。
すなわち、チヤネル領域直下の一部でソース，ド
レイン領域側部に前記チヤネルドープの領域下で
前記ソース，ドレイン領域の接合深さよりも浅い
位置にピーク濃度値をもつ、チヤネル領域と反対
導電型の不純物層を形成することによつて、従来
のように反対導電型の不純物層をチヤネル領域直
下全面に形成し、チヤネル接合深さを浅くするこ
とによるチヤネル領域の表面濃度の増大を少なく
し、かつ、ドレイン電圧のポテンシヤルの伸びを
抑制するものである。この結果、従来のようにド
レイン電圧の変動によるスレツシヨルド電圧VT
変動がみられない埋込みチヤネルMOSFETを得
られるものである。
実施例
以下、本発明の一実施例を第１図〜第７図にも
とづいて説明する。第１図において、１はｐ型ソ
ース，ドレイン領域、２はゲート電極、３はゲー
ト酸化膜、４は側壁酸化膜、５はソース，ドレイ
ン領域と同導電型のｐ型チヤネル領域であり、チ
ヤネル領域と反対導電型のｎ型高濃度不純物層６
が形成されている。また、７はｎ−ウエルであ
る。
とづいて説明する。第１図において、１はｐ型ソ
ース，ドレイン領域、２はゲート電極、３はゲー
ト酸化膜、４は側壁酸化膜、５はソース，ドレイ
ン領域と同導電型のｐ型チヤネル領域であり、チ
ヤネル領域と反対導電型のｎ型高濃度不純物層６
が形成されている。また、７はｎ−ウエルであ
る。
第２図〜第４図は、第１図に示された0.5μmの
ゲート長をもつｐ型埋込みチヤネルMOSFETの
製造工程を説明するものである。第２図に示すご
とく、通常工程にしたがつてｎ−ウエル７を形成
した後、スレツシヨルド電圧VT制御用のBF2を
40keV、ドーズ量3.2×1012／cm2で200Åの酸化膜
を通してイオン注入して、ｐ型チヤネル領域５を
形成し、100Åのゲート酸化膜３とゲート電極２
を選択的に形成する。次に第３図のように、燐を
130kev、ドーズ量1.0×1012／cm2で注入し、ｐ型
チヤネル領域５の直下にn+層６を形成する。次
に第４図のごとく化学蒸着法いわゆるCVD法で
SiO2を堆積した後、エツチング除去を行なつて
SiO2側壁４を形成した後、自己整合的にソース，
ドレイン領域１をBF2を40kev、ドーズ量３×
1015／cm2で注入して形成する。この後、図示して
いないが周知の方法でMOSFETを完成させる。
ゲート長をもつｐ型埋込みチヤネルMOSFETの
製造工程を説明するものである。第２図に示すご
とく、通常工程にしたがつてｎ−ウエル７を形成
した後、スレツシヨルド電圧VT制御用のBF2を
40keV、ドーズ量3.2×1012／cm2で200Åの酸化膜
を通してイオン注入して、ｐ型チヤネル領域５を
形成し、100Åのゲート酸化膜３とゲート電極２
を選択的に形成する。次に第３図のように、燐を
130kev、ドーズ量1.0×1012／cm2で注入し、ｐ型
チヤネル領域５の直下にn+層６を形成する。次
に第４図のごとく化学蒸着法いわゆるCVD法で
SiO2を堆積した後、エツチング除去を行なつて
SiO2側壁４を形成した後、自己整合的にソース，
ドレイン領域１をBF2を40kev、ドーズ量３×
1015／cm2で注入して形成する。この後、図示して
いないが周知の方法でMOSFETを完成させる。
このようにして得られたMOSFETは、短チヤ
ネル効果を抑制するためにチヤネル接合深さを極
端に浅くする必要はなく、第５図を用いて説明し
たように、チヤネル接合深さを浅くすることによ
るチヤネル領域の不純物表面濃度の増大を抑える
ことができる。
ネル効果を抑制するためにチヤネル接合深さを極
端に浅くする必要はなく、第５図を用いて説明し
たように、チヤネル接合深さを浅くすることによ
るチヤネル領域の不純物表面濃度の増大を抑える
ことができる。
第６図に曲線１０，１１で示すのは、本実施例
のMOSFET（ゲート長0.5μm）ドレイン電圧VDが
−3Vのときのドレイン電流ID値、ドレイン電圧
VDが−0.5Vのときのドレイン電流ID値をゲート
電圧VGを変化させて測定したものであるが、同
じ条件で測定した従来のMOSFET（ゲート長
0.5μm）の測定曲線１０Ａ，１１Ａと比較してわ
かるように、本実施例のMOSFETはドレイン電
圧の変動によるVT変動が軽減される。
のMOSFET（ゲート長0.5μm）ドレイン電圧VDが
−3Vのときのドレイン電流ID値、ドレイン電圧
VDが−0.5Vのときのドレイン電流ID値をゲート
電圧VGを変化させて測定したものであるが、同
じ条件で測定した従来のMOSFET（ゲート長
0.5μm）の測定曲線１０Ａ，１１Ａと比較してわ
かるように、本実施例のMOSFETはドレイン電
圧の変動によるVT変動が軽減される。
発明の効果
以上説明したように本発明は埋込みチヤネル形
のMOS型電界効果トランジスタであつて、チヤ
ネル領域の直下の一部でソース，ドレイン領域の
側部にチヤネル領域と反対導電型の高濃度不純物
層を形成しているため、サブスレツシヨルド電流
係数が小さく、ドレイン電圧によるVT変動をお
さえることができる。
のMOS型電界効果トランジスタであつて、チヤ
ネル領域の直下の一部でソース，ドレイン領域の
側部にチヤネル領域と反対導電型の高濃度不純物
層を形成しているため、サブスレツシヨルド電流
係数が小さく、ドレイン電圧によるVT変動をお
さえることができる。
第１図は本発明の一実施例における埋込みチヤ
ネル形のMOS型電界効果トランジスタの断面図、
第２図〜第４図は同トランジスタの製造プロセス
を説明する断面図、第５図は埋込みｐ−
MOSFETのチヤネル接合深さと不純物分布の関
係を示す特性図、第６図は本実施例のMOS型電
界効果トランジスタのID−VG特性を従来のものの
特性と比較して示す特性図、第７図は従来の
MOS型電界効果トランジスタの断面図である。 １……ソース，ドレイン領域、２……ゲート電
極、３……ゲート酸化膜、４……側壁酸化膜、５
……ｐ型チヤネル領域、６……ｎ型高濃度不純物
層、７……ｎ−ウエル。
ネル形のMOS型電界効果トランジスタの断面図、
第２図〜第４図は同トランジスタの製造プロセス
を説明する断面図、第５図は埋込みｐ−
MOSFETのチヤネル接合深さと不純物分布の関
係を示す特性図、第６図は本実施例のMOS型電
界効果トランジスタのID−VG特性を従来のものの
特性と比較して示す特性図、第７図は従来の
MOS型電界効果トランジスタの断面図である。 １……ソース，ドレイン領域、２……ゲート電
極、３……ゲート酸化膜、４……側壁酸化膜、５
……ｐ型チヤネル領域、６……ｎ型高濃度不純物
層、７……ｎ−ウエル。
Claims (1)
- 【特許請求の範囲】 １ 一方導電型の半導体基板表面に前記基板と反
対導電型のソース・ドレイン領域およびチヤネル
領域をもつ埋め込み型チヤネルMOS電界効果ト
ランジスタであつて、 前記基板上に選択的に形成された前記基板と反
対導電型のソース・ドレイン領域と、 前記基板表面の前記ソース・ドレイン領域に一
連につながつて形成された前記基板と反対導電型
のチヤネル領域と、 前記ソース・ドレイン領域を覆い、前記基板上
に形成されたゲート絶縁膜と、 前記ソース・ドレイン領域側の前記チヤネル領
域直下であり、かつ前記ソース・ドレイン領域の
側部に、前記ソース・ドレイン領域の側部から前
記チヤネル領域に向かつて、前記チヤネル領域直
下をすべて覆わないように一方導電型の高濃度不
純物層を設け、 前記高濃度不純物層は前記ソース・ドレインか
ら前記基板へのポテンシヤルの伸びを抑えること
を特徴とするMOS型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001065A JPS61160975A (ja) | 1985-01-08 | 1985-01-08 | Ｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001065A JPS61160975A (ja) | 1985-01-08 | 1985-01-08 | Ｍｏｓ型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160975A JPS61160975A (ja) | 1986-07-21 |
| JPH0482064B2 true JPH0482064B2 (ja) | 1992-12-25 |
Family
ID=11491131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001065A Granted JPS61160975A (ja) | 1985-01-08 | 1985-01-08 | Ｍｏｓ型電界効果トランジスタ |
Country Status (1)
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| JP (1) | JPS61160975A (ja) |
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-
1985
- 1985-01-08 JP JP60001065A patent/JPS61160975A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61160975A (ja) | 1986-07-21 |
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