JPH03205835A - マイクロ波ｆｅｔ - Google Patents
マイクロ波ｆｅｔInfo
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- JPH03205835A JPH03205835A JP2001272A JP127290A JPH03205835A JP H03205835 A JPH03205835 A JP H03205835A JP 2001272 A JP2001272 A JP 2001272A JP 127290 A JP127290 A JP 127290A JP H03205835 A JPH03205835 A JP H03205835A
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- JP
- Japan
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- gate
- gate electrode
- input terminal
- noise
- microwave
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/12—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes
- H03D7/125—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes with field effect transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/873—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having multiple gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロ波帯で動作させるショットキーバリ
ア形ＦＥＴ（電界効果トランジスタ）に関し、特にデュ
アルゲート形のマイクロ波ＦＥＴに関するものである。
ア形ＦＥＴ（電界効果トランジスタ）に関し、特にデュ
アルゲート形のマイクロ波ＦＥＴに関するものである。
従来よりこの種のＦＥＴとして、Ｇａ Ａｓ基板を用い
、ゲート長方向に２つのゲート電極を並べた構造のもの
が知られている（例えばＩ ＥＥＥのトランザクション
ＥＤ−２２巻１０号８９７頁（ＩＥＥＥ Ｔｒａｎｓａ
ｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
，Ｖｏｌ．ＥＤ−２２．Ｎｏ．ＬＯ（１９７５），ｐ８
９７）。
、ゲート長方向に２つのゲート電極を並べた構造のもの
が知られている（例えばＩ ＥＥＥのトランザクション
ＥＤ−２２巻１０号８９７頁（ＩＥＥＥ Ｔｒａｎｓａ
ｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
，Ｖｏｌ．ＥＤ−２２．Ｎｏ．ＬＯ（１９７５），ｐ８
９７）。
このような従来のデュアルゲート形のマイクロ波ＦＥＴ
においては、第２ゲートには直流もしくはそれに準ずる
低周波しか印加することができなかった。
においては、第２ゲートには直流もしくはそれに準ずる
低周波しか印加することができなかった。
しかし、もしこの第２ゲートにもマイクロ波が印加でき
るものとすれば、例えば第２図に示すように第１ゲート
に被変換信号（ｆＲＰ）、第２ゲートに局部発振信号（
ｆ ）を印加することによＯＳＣ り、ドレインから目的の信号（ｆＩＮ）を取り出す周波
数変換回路（ミキサ）を実現することが可能になる。同
様の回路をシングルゲート形のＦＥＴで実現する場合に
は、例えばゲート電極に被変換信号と局部発振信号を印
加することとなり（ゲート形）、両者をアイソレートす
るための回路が必要となる。マイクロ波以上の周波数帯
においてはこの回路はトランスミッション回路で構成さ
れるが、回路規模が大きくなってモノリシックＩＣ（集
積回路）化が困難となる不都合を有する。局部発振信号
をドレインに印加するドレイン形の場合も、出力信号と
分離するための回路を要する。
るものとすれば、例えば第２図に示すように第１ゲート
に被変換信号（ｆＲＰ）、第２ゲートに局部発振信号（
ｆ ）を印加することによＯＳＣ り、ドレインから目的の信号（ｆＩＮ）を取り出す周波
数変換回路（ミキサ）を実現することが可能になる。同
様の回路をシングルゲート形のＦＥＴで実現する場合に
は、例えばゲート電極に被変換信号と局部発振信号を印
加することとなり（ゲート形）、両者をアイソレートす
るための回路が必要となる。マイクロ波以上の周波数帯
においてはこの回路はトランスミッション回路で構成さ
れるが、回路規模が大きくなってモノリシックＩＣ（集
積回路）化が困難となる不都合を有する。局部発振信号
をドレインに印加するドレイン形の場合も、出力信号と
分離するための回路を要する。
これに対し、デュアルゲート形のＦＥＴを利用できれば
、分離回路は不要となる。
、分離回路は不要となる。
ところが、上述したように従来のデュアルゲート形ＦＥ
Ｔは、第２ゲートにマイクロ波を印加できる構成となっ
ておらず、またシングルゲート形ＦＥＴに比べて雑音が
大きくなるという問題があった。
Ｔは、第２ゲートにマイクロ波を印加できる構成となっ
ておらず、またシングルゲート形ＦＥＴに比べて雑音が
大きくなるという問題があった。
この発明は、デュアルゲート形のマイクロ波ＦＥＴにお
いて、第１ゲート電極への給電点数を、雑音指数が最小
となる最適値に設定するとともに、第２ゲート電極を、
第１ゲート電極と同様に雑音指数を最小とする最適個数
の給電点においてそのゲート入力用端子に接続し、かつ
その各給電点から入力用端子までの電気長相互の差が、
第２ゲート人力信号の４分の１波長に対して無視しうる
大きさとなるように第２ゲート電極の各給電点、第２ゲ
ート入力用端子およびこれらを接続する引き出し配線を
配置したものである。
いて、第１ゲート電極への給電点数を、雑音指数が最小
となる最適値に設定するとともに、第２ゲート電極を、
第１ゲート電極と同様に雑音指数を最小とする最適個数
の給電点においてそのゲート入力用端子に接続し、かつ
その各給電点から入力用端子までの電気長相互の差が、
第２ゲート人力信号の４分の１波長に対して無視しうる
大きさとなるように第２ゲート電極の各給電点、第２ゲ
ート入力用端子およびこれらを接続する引き出し配線を
配置したものである。
電気信号（電磁波）の波長は、Ｇａ Ａｓ等の誘電体基
板上においては、真空中に比較して短くなる。その短縮
率は、基板の誘電率や伝送線路の構造、例えば同軸ケー
ブルであるかマイクロストリップ線路であるか等によっ
て異なるが、Ｇａ Ａｓ基板上のマイクロストリップ線
路において、例えば宇宙通信等に使用されるＸバンド域
（周波数１０ＧＨｚ程度）の信号の波長は８〜１０ｍｍ
程度になる。
板上においては、真空中に比較して短くなる。その短縮
率は、基板の誘電率や伝送線路の構造、例えば同軸ケー
ブルであるかマイクロストリップ線路であるか等によっ
て異なるが、Ｇａ Ａｓ基板上のマイクロストリップ線
路において、例えば宇宙通信等に使用されるＸバンド域
（周波数１０ＧＨｚ程度）の信号の波長は８〜１０ｍｍ
程度になる。
このようにして決まる波長の４分の１に対して無視しう
るためには、第２ゲート入力用端子から第２ゲートの各
給電点までの電気長相互の差は、さらに１桁程度小さく
、つまり４分の１波長の１０分の１程度に抑えれば十分
である。
るためには、第２ゲート入力用端子から第２ゲートの各
給電点までの電気長相互の差は、さらに１桁程度小さく
、つまり４分の１波長の１０分の１程度に抑えれば十分
である。
ＦＥＴの雑音指数は、ゲート抵抗が小さいほど、またゲ
ート容量が小さいほど小さくなることが知られている。
ート容量が小さいほど小さくなることが知られている。
ここで、マイクロ波用ＦＥＴとしては、ゲート幅が例え
ば３００μｍといった長大なものが用いられるが、この
ようなゲート電極に対し給電点を多くするほど（理論的
には給電点数の２乗に反比例して）ゲート抵抗は小さく
なるが、反面ゲート容量は太き《なる。したがって両者
の兼合いにより、雑音指数が最小になる最適給電点数が
存在する。その値はＦＥＴの材料や構造によって異なる
が、一般に３〜７程度である。この発明では第１ゲート
電極および第２ゲート電極への給電点をともにこの最適
値とすることで雑音指数は極力小さく制御される。
ば３００μｍといった長大なものが用いられるが、この
ようなゲート電極に対し給電点を多くするほど（理論的
には給電点数の２乗に反比例して）ゲート抵抗は小さく
なるが、反面ゲート容量は太き《なる。したがって両者
の兼合いにより、雑音指数が最小になる最適給電点数が
存在する。その値はＦＥＴの材料や構造によって異なる
が、一般に３〜７程度である。この発明では第１ゲート
電極および第２ゲート電極への給電点をともにこの最適
値とすることで雑音指数は極力小さく制御される。
また、このように第２ゲート電極に対しても複数の給電
点を設けた場合、この第２ゲート電極にもマイクロ波信
号を印加して制御するためには、端子に印加された信号
が各給電点にほぼ同じ位相で到達する必要がある。すな
わち、一般にマイクロ波回路では素子の寸法が波長に対
して無視できないため、波長を考慮した設計が行なわれ
るのであるが、ここで仮に、上記第２ゲートの入力用端
子からある２つの給電点までの電気長相互間に、入力信
号の４分の１波長に相当する差があるとすれば、各給電
点に信号が到達したとき、その位相差は９０度（π／２
）となる。これでは、例えば一方の電圧（絶対値）が零
のときに他方は最も高いレベルにあってその状態が全く
反転してしまうことになり、全体にわたって統一した制
御効果を得ることはできない。
点を設けた場合、この第２ゲート電極にもマイクロ波信
号を印加して制御するためには、端子に印加された信号
が各給電点にほぼ同じ位相で到達する必要がある。すな
わち、一般にマイクロ波回路では素子の寸法が波長に対
して無視できないため、波長を考慮した設計が行なわれ
るのであるが、ここで仮に、上記第２ゲートの入力用端
子からある２つの給電点までの電気長相互間に、入力信
号の４分の１波長に相当する差があるとすれば、各給電
点に信号が到達したとき、その位相差は９０度（π／２
）となる。これでは、例えば一方の電圧（絶対値）が零
のときに他方は最も高いレベルにあってその状態が全く
反転してしまうことになり、全体にわたって統一した制
御効果を得ることはできない。
これに対し、この発明では上記電気長相互の差が４分の
１波長に対し無視しうる大きさであることから、各給電
点に対して信号はほぼ同一位相で到達することとなり、
第２ゲート電極による制御効果をマイクロ波帯で有効に
利用することが可能となる。
１波長に対し無視しうる大きさであることから、各給電
点に対して信号はほぼ同一位相で到達することとなり、
第２ゲート電極による制御効果をマイクロ波帯で有効に
利用することが可能となる。
以下、添付図面の第ｌ図を参照してこの発明のー実施例
を説明する。
を説明する。
同図は本実施例のＦＥＴの構造を示す平面図である。各
電極および配線パターン等の平面的な関係のみを示した
もので、層間絶縁膜などは省略してある。符号１０はＧ
ａ Ａｓからなる半絶縁性の基板を示し、その基板１０
の上に第１ゲート電極２０，第２ゲート電極３０，ソー
ス電極・配線層４０およびドレイン電極・配線層５ｏを
配置してある。
電極および配線パターン等の平面的な関係のみを示した
もので、層間絶縁膜などは省略してある。符号１０はＧ
ａ Ａｓからなる半絶縁性の基板を示し、その基板１０
の上に第１ゲート電極２０，第２ゲート電極３０，ソー
ス電極・配線層４０およびドレイン電極・配線層５ｏを
配置してある。
第１ゲート電極２０は、３個の給電点（Ａ，Ｂ，Ｃ）に
おいて、引き出し配線２１を通して第１ゲート入力用端
子（パッド）２２に接続してある。
おいて、引き出し配線２１を通して第１ゲート入力用端
子（パッド）２２に接続してある。
同様に第２ゲート電極３０も、３個の給電点（Ａ’ ，
Ｂ’ ，Ｃ’ ）において引き出し配線３１を通して第
２ゲート入力用端子３２に接続され、第２ゲート電極の
各給電点は第１ゲート電極の各給電点に対し対称な配置
となっている。これらの給電点数は、雑音指数が最小と
なる最適値を選択したものである。
Ｂ’ ，Ｃ’ ）において引き出し配線３１を通して第
２ゲート入力用端子３２に接続され、第２ゲート電極の
各給電点は第１ゲート電極の各給電点に対し対称な配置
となっている。これらの給電点数は、雑音指数が最小と
なる最適値を選択したものである。
また、第２ゲート入力用端子３２と第２ゲート電極３０
の各給電点およびこれらを接続する引き出し配線３１は
、各給電点から第２ゲート入力用端子３２までの電気長
相互の差が、第２ゲート人力信号として使用する周波数
における波長の４分の１に対し、十分無視できる大きさ
となるように形成してある。具体的には、本実施例の第
２ゲート電極３０の３つの給電点は、第２ゲート電極３
０をゲート幅方向中央で２分する中心線に関して対称形
に配置され、両端Ａ′とＣ′の給電点については、第２
ゲート入力用端子３２までの電気長が等しくなっている
。これに対し、中央Ｂ′の給電点についてはこの電気長
が短くなっているが、それらの差が、本実施例では１０
ＧＨｚの信号の４分の１波長の１０分の１ （２００μ
ｍ程度）以下となるようにしてある。
の各給電点およびこれらを接続する引き出し配線３１は
、各給電点から第２ゲート入力用端子３２までの電気長
相互の差が、第２ゲート人力信号として使用する周波数
における波長の４分の１に対し、十分無視できる大きさ
となるように形成してある。具体的には、本実施例の第
２ゲート電極３０の３つの給電点は、第２ゲート電極３
０をゲート幅方向中央で２分する中心線に関して対称形
に配置され、両端Ａ′とＣ′の給電点については、第２
ゲート入力用端子３２までの電気長が等しくなっている
。これに対し、中央Ｂ′の給電点についてはこの電気長
が短くなっているが、それらの差が、本実施例では１０
ＧＨｚの信号の４分の１波長の１０分の１ （２００μ
ｍ程度）以下となるようにしてある。
これにより、第２ゲート入力用端子３２に印加したマイ
クロ波信号が第２ゲート電極３ｏの各給電点に到達した
ときの位相差を無視できる。したがって第２ケート電極
３ｏに印加する制御信号としてマイクロ波を利用するこ
とが可能となる。
クロ波信号が第２ゲート電極３ｏの各給電点に到達した
ときの位相差を無視できる。したがって第２ケート電極
３ｏに印加する制御信号としてマイクロ波を利用するこ
とが可能となる。
第１および第２のゲート電極２０．３０は、図中鎖線で
示した活性層１１に対しショットキー接合を形成してい
る。一方、ソースおよびドレイン電極はケート領域の両
側に形成されたｎ＋領域にオーミック接触するように形
成されている。したがってこれらソースおよびドレイン
電極は下層配線層により形成され、コンタクトホールを
介して上層の端子４１．５１へと接続されている。なお
、第２ゲート電極３０の引き出し配線３１と交叉する部
分のドレイン配線層、またドレイン配線層と交叉する部
分のソース配線層は、それぞれ上層配線層により形成さ
れている。
示した活性層１１に対しショットキー接合を形成してい
る。一方、ソースおよびドレイン電極はケート領域の両
側に形成されたｎ＋領域にオーミック接触するように形
成されている。したがってこれらソースおよびドレイン
電極は下層配線層により形成され、コンタクトホールを
介して上層の端子４１．５１へと接続されている。なお
、第２ゲート電極３０の引き出し配線３１と交叉する部
分のドレイン配線層、またドレイン配線層と交叉する部
分のソース配線層は、それぞれ上層配線層により形成さ
れている。
第１および第２ゲートならびにドレインの各端子（ハッ
ド）は、例えばカスケードマイクロテック社のマイクロ
波ウェハープローバによってブロービングできるような
寸法および間隔に配置し（パッド寸法は７０〜１００μ
ｍ，間隔は１５０μｍ）、回路設計に必要なモデリング
のための測定が容易に行なえるようにしてある。またド
レインへの引き出し配線の幅Ｗは、測定系との整合を考
慮して、その特性インピーダンスが５０Ωとなる大きさ
（厚さ１００μｍのＧａ Ａｓを基板１ｏとした場合で
約７０μｍ）としてある。
ド）は、例えばカスケードマイクロテック社のマイクロ
波ウェハープローバによってブロービングできるような
寸法および間隔に配置し（パッド寸法は７０〜１００μ
ｍ，間隔は１５０μｍ）、回路設計に必要なモデリング
のための測定が容易に行なえるようにしてある。またド
レインへの引き出し配線の幅Ｗは、測定系との整合を考
慮して、その特性インピーダンスが５０Ωとなる大きさ
（厚さ１００μｍのＧａ Ａｓを基板１ｏとした場合で
約７０μｍ）としてある。
本実施例のＦＥＴＩにより゛、例えば第２図に示すよう
にして低雑音のミキサが実現できる。
にして低雑音のミキサが実現できる。
以上説明したようにこの発明は、第１ゲート電極への給
電点数とともに第２ゲート電極への給電点数を雑音指数
が最小となる最適値に設定し、かつその各給電点から入
力用端子までの電気長相互の差が、第２ゲート人力信号
の４分の１波長に対して無視しうる大きさとなるように
各部を配置したことにより、低雑音でしかも第２ゲート
電極に対してもマイクロ波を印加することが可能なマイ
クロ波ＦＥＴが得られる効果を有する。
電点数とともに第２ゲート電極への給電点数を雑音指数
が最小となる最適値に設定し、かつその各給電点から入
力用端子までの電気長相互の差が、第２ゲート人力信号
の４分の１波長に対して無視しうる大きさとなるように
各部を配置したことにより、低雑音でしかも第２ゲート
電極に対してもマイクロ波を印加することが可能なマイ
クロ波ＦＥＴが得られる効果を有する。
これにより、例えば低雑音のミキサ回路が実現できる。
この場合、シングルゲート形ＦＥＴを用いる場合のよう
な分離回路は不要であり、モノリシックＩＣ化に有利と
なる。さらに、前段に付加する低雑音プリアンプの省略
も可能となる利点を有する。
な分離回路は不要であり、モノリシックＩＣ化に有利と
なる。さらに、前段に付加する低雑音プリアンプの省略
も可能となる利点を有する。
第１図はこの発明の一実施例のＦＥＴを示す平面図、第
２図はこのＦＥＴを用いたミキサを示す回路図である。 １・・・ＦＥＴ，１０・・・基板、２０・・・第１ゲー
ト電極、３０・・・第２ゲート電極、３１・・・第２ゲ
ート引き出し配線、３２・・・第２ゲート入力用端子。 凭犯打 第 ｌ 図 〆−１
２図はこのＦＥＴを用いたミキサを示す回路図である。 １・・・ＦＥＴ，１０・・・基板、２０・・・第１ゲー
ト電極、３０・・・第２ゲート電極、３１・・・第２ゲ
ート引き出し配線、３２・・・第２ゲート入力用端子。 凭犯打 第 ｌ 図 〆−１
Claims (1)
- 半導体基板上にゲート幅方向に長いショットキーゲート
電極を備え、かつこのゲート電極（第１ゲート電極）を
複数の給電点においてゲート入力用端子（第１ゲート入
力用端子）に接続するとともに、この第１ゲート電極に
対しゲート長方向に並置して第２のショットキーゲート
電極（第２ゲート電極）を設けたデュアルゲート形のマ
イクロ波ＦＥＴにおいて、第１ゲート電極の給電点数を
、雑音指数が最小となる最適値に設定するとともに、第
２ゲート電極を第１ゲート電極と同様に雑音指数を最小
とする最適個数の給電点においてそのゲート入力用端子
（第２ゲート入力用端子）に接続し、かつその各給電点
から第２ゲート入力用端子までの電気長相互の差が、第
２ゲート入力信号の４分の１波長に対して無視しうる大
きさとなるように、第２ゲート電極の各給電点、第２ゲ
ート入力用端子およびこれらを接続する引き出し配線を
配置したことを特徴とするマイクロ波ＦＥＴ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001272A JPH03205835A (ja) | 1990-01-08 | 1990-01-08 | マイクロ波ｆｅｔ |
| CA002033380A CA2033380A1 (en) | 1990-01-08 | 1990-12-28 | Microwave fet |
| EP91100005A EP0438047A1 (en) | 1990-01-08 | 1991-01-02 | Microwave FET |
| US07/943,117 US5274256A (en) | 1990-01-08 | 1992-09-10 | Microwave FET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001272A JPH03205835A (ja) | 1990-01-08 | 1990-01-08 | マイクロ波ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03205835A true JPH03205835A (ja) | 1991-09-09 |
Family
ID=11496825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001272A Pending JPH03205835A (ja) | 1990-01-08 | 1990-01-08 | マイクロ波ｆｅｔ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0438047A1 (ja) |
| JP (1) | JPH03205835A (ja) |
| CA (1) | CA2033380A1 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1200017A (en) * | 1981-12-04 | 1986-01-28 | Ho C. Huang | Microwave field effect transistor |
| US4614915A (en) * | 1985-01-14 | 1986-09-30 | Texas Instruments Incorporated | Monolithic series feedback low noise FET amplifier |
-
1990
- 1990-01-08 JP JP2001272A patent/JPH03205835A/ja active Pending
- 1990-12-28 CA CA002033380A patent/CA2033380A1/en not_active Abandoned
-
1991
- 1991-01-02 EP EP91100005A patent/EP0438047A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0438047A1 (en) | 1991-07-24 |
| CA2033380A1 (en) | 1991-07-09 |
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