JPH03205919A - 化合物半導体ガリウムひ素集積回路 - Google Patents
化合物半導体ガリウムひ素集積回路Info
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- JPH03205919A JPH03205919A JP2000681A JP68190A JPH03205919A JP H03205919 A JPH03205919 A JP H03205919A JP 2000681 A JP2000681 A JP 2000681A JP 68190 A JP68190 A JP 68190A JP H03205919 A JPH03205919 A JP H03205919A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
本発明は、化合物半導体ガリウムひ素を用いた集積回路
、特にそのレベル設定の高精度化に関するものである。
、特にそのレベル設定の高精度化に関するものである。
化合物半導体ガリウムひ素を用いた集積回路における論
理回路は、従来，第２図に示すＤＣＦＬ（ Ｄ ｉｒｅ
ｃｔ Ｃ ｏｕｐｌｅｄ Ｆ Ｅ Ｔ Ｌ ｏｇｉｃ）
が一般的に用いられている。この回路は、ゲート電極が
ソース電極に接続されたデプレッション型電界効果トラ
ンジスタ（以下、電界効果トランジスタをＦＥＴと略す
）Ｆ２０を負荷素子とし，論理信号がノード（ゲート電
極）Ｎ２０に入力されるエンハンスメント型ＦＥＴ
Ｆ２１を駒動素子とし、ＦＥＴＦ２０のドレインは電源
Ｖｃｃに、ＦＥＴ Ｆ２↓のソースは電源Ｖｓｓに接
続されている。第２図では，以下に述べる説明のため、
ＤＣＦＬを２段縦続接続した場合を示している。この回
路においては，ノードＮ ２ ０に入力される信号の反
転出力をノードＮ２１に得るようになっており、入力信
号と出力信号の関係を示したのが、第３図である。 ノードＮ２０の入力信号がＩＩ Ｈ ｉｇｈＴＴレベル
となった時、ノードＮ２１の出力レベルは”ＬｏＩＩ＋
”レベルとなり、その値はほぼＶｓｓとなる。また、ノ
ードＮ２０の入力信号が”Ｌｏｗ”レベルとなった時，
ノードＮ２１の出力レベルは”Ｈｉｇｈ”レベルとなり
、Ｖｃｃレベルに近づこうとするが、次段のＦＥＴ
Ｆ２３のゲート・ソース間のショットキ特性のため、Ｖ
ｓｓ＋０．７Ｖにクランプされる。このように、論理回
路の出力レベルは、ｖＳＳならびに、ショットキ特性に
より決定され、回路シミュレーションにより得られる値
と大きな差は発生しない。なお、第２図の回路において
、次段のＦＥＴｓ Ｆ２２、Ｆ２３からなるＤＣＦＬ
回路が接続されていない場合、ノードＮ２１の＋１ ｝
｛ ｉ ｇｈ Ｉ＋レベルは、Ｖｃｃとなる。 しかしながら、この集積回路における論理回路は全てＤ
ＣＦＬのみで構成できるわけではなく、所定の電位の出
力レベルを得る必要性から、第４図に示す回路を用いる
必要がある。第４図において、Ｆ４０、Ｆ４１はエンハ
ンスメント型ＦＥＴで、論理信号はノードＮ４０に入力
され、ノードＮ４１に反転出力が得られる。ＦＥＴ
Ｆ４０のゲート電極Ｎｇ４０には、出力ノードＮ４１の
”Ｈ ｉｇｈ”レベルを規定するための一定電位Ｖｇが
印加されている．この場合、ノードＮ４１の”Ｈｉｇｈ
”レベルはＶｇ−ＶｔｈＥで与えられるとするのが一般
的であった．ここで、Ｖ ｔｈＥは，ＦＥＴＦ４０のし
きい電圧であり，ゲート・ソース間電圧がＶ ｔｈＥ以
下の場合、ＦＥＴを流れる電流は、ほぼカットオフと見
なせる値として定義されている．ノードＮ４１の”Ｈ
ｉｇｈ”レベルをＶｇ−Ｖ ｔｈＥとしていたのは以下
の理由による．ノードＮ４１を”Ｈ ｉｇｈ”レベルと
するためには、まず、ノードＮ４０が”Ｌ Ｏｗ１１レ
ベル、すなわちＶｓｓの電位となり．ＦＥＴ Ｆ４１
を流れる電流Ｉｄｓをカットオフにする。この動作によ
り、ノードＮ４１の電位は、ノードＮ４１に付随する容
量性負荷を充電しなからＦＥＴ Ｆ４０を流れる電流
Ｉｄｓがカットオフになるまで上昇する。ＦＥＴＦ４０
の電流Ｉｄｓがカットオフになるのは，ノードＮ４１の
電位が上昇し、その電位ＶＮ４ １がノードＮｇ４０の
電位Ｖｇより， ＶｔｈＥ低い値，すなわち、Ｖｇ −
ＶＮ４ １ ＝ ＶｔｈＥとなった時、ノードＮ４１
の電位変化は止まることになる。このことは、ノードＮ
４１の”Ｈ ｉｇｈ”レベルは、先に述べたＶｇ−Ｖｔ
ｈＥに設定されることを意味している。しかしながら，
以下の第５図で説明するように，ゲート・ソース間電圧
がＶ ｔｈＥ以下となっても、ＦＥＴを流れる電流は完
全にはカットオフせず、ノードＮ４１の”Ｈ ｉｇｈ”
レベルに誤差を生じさせることになる。第５図はＦＥＴ
Ｆ４０のゲート幅１０μｍ当たりのドレイン・ソース間
電流１ｄｓとゲート・ソース間電圧Ｖｇｓの関係を示し
たものである。この図からわかるように，電圧Ｖｇｓを
低下させて行くと電流Ｉｄｓは急激に減少するが、その
減少の程度は序々に小さくなり、電流Ｉｄｓが流れなく
なる寸前では電圧Ｖｇｓの変化に対して電流Ｉｄｓの減
少率は非常に小さな値となってしまう。ＦＥＴのしきい
電圧Ｖ ｔｈＥは、ゲート＠ＩＯμｍ 当ＬＪ、５μＡ
にまで電流Ｉｄｓが減少した時の電圧Ｖｇｓとするのが
一般的であるが，現実的には、第５図からわかるように
電圧ＶｇｓがＶ ｔｈＥ以下となっても電流Ｉｄｓの値
は急激には減少せずμＡ程度の電流が残存する領域が存
在する。 このように、電圧Ｖｇｓがｖｔｈ以下となっても流れる
電流Ｉｄｓを，以下サブスレツシュホールド電流（ Ｉ
ｄｓｂと略す）と呼ぶことにする。この電流Ｉ ｄｓ
ｂにより、第４図に示した回路の出力レベルが影響を受
けることになり，設計当初のノードＮ４１の”Ｈｉｇｈ
”レベルの予想値よりもさらに電位が上昇する現象が発
生する。すなわち，ノードＮ４１の電位ＶＮ４ １は、
電流Ｉｄｓが完全にカットオフになるまで上昇するため
，Ｖｇ４１−Ｖ ｔｈＥの電位で停止せず、電流Ｉ ｄ
ｓｂがカットオフになるまでさらに上昇を続ける．この
電位上昇は、０．１−０．２Ｖも有り，このことから，
ノートＮ４１の信号ＩｉＲ幅増大、過渡的信号変化時の
遅延時間の増加を招くことになる。なお，Ｓｉを基板と
するＭＯＳＦＥＴでは，このサブスレッシュホールト電
流Ｉ ｄｓｂの値はｎＡ程度と３桁も小さく、ガリウム
ひ素を基板とするＦＥＴを用いた回路で、Ｉ ｄｓｂの
影響が顕著に発生する。また、ゲート・ソース間の電圧
ＶｇｓがＶ ｔｈＥ以下の領域では．Ｉｄｓの値はμＡ
程度であり，第４図における、ＦＥＴ Ｆ４１に微小
なリーク電流が存在する場合、ノードＮ４１の０．１〜
０．２ｖの電位上昇が大きく影響を受け、ノードＮ４１
の”Ｈ ｉｇｈ”レベルのばらつきを発生させる原因と
もなる。以上，ＦＥＴのサブシュレッシュホールド電流
Ｉ ｄｓｂの出力レベルへの影響について述べたが、第
４＠に示した回路が、集積回路に用いられている具体例
について述べる． 第６図は、スタティックメモリＬＳＩにおいて一般的に
よく用いられているメモリセルとメモリセルが接続され
るデータ線の回路を示したものである。図において、６
０はメモリセル、ｄ６０、ｄ６１はメモリセルが複数接
続されるデータ線，Ｌ６０．Ｌ６１はデータ線に接続さ
れる負荷素子，Ｓ６０、Ｓ６１はデータ線ペアを選択す
るためのスイッチ素子、ＳＡはメモリセルからの読み出
し信号を増幅するためのセンスアンプである。第６図に
おいて、負荷素子Ｌ６０．Ｌ６１は、第４図におけるＦ
ＥＴ Ｆ４０に、メモリセル内のＦＥＴ Ｆ６０．
Ｆ６１は第４図におけるＦＥＴＦ４１に相当する。負荷
素子Ｌ６０，Ｌ６１、ならびに、メモリセル内のＦＥＴ
を全てエンハンスメント型ＦＥＴとし、同一のしきい電
圧ｖｔｈとすることで，しきい電圧ｖｔｈの製造ばらつ
きによる影響を極力受けないようにしている。第６図に
おいて、メモリセル６０からの情報読み出しは、以下の
ようにして行なわれる．各メモリセル６０はフリップ・
フロップで構成されており、ノードＮ６０がＬｏｗレベ
ル、すなわちＶｓｓの電位に，ノードＮ６１がＨ ｉｇ
ｈレベル、すなわちＶｓｓ＋０．７Ｖの電位となってい
るとする．この状態で、ワード線ＷＬ６０がＨ ｉｇｈ
レベルとなると、メモリセル６０が選択されたことにな
り，読み出し電流Ｉｒが第６図に示すように． Ｖｃｃ
−＋ Ｌ ６ ０→ｄ６０−ｅＦ６０−＋Ｆ６２→Ｖｓ
ｓの経路で流れ、データ線ｄ６０の電位が低下する。一
方、データ線ｃｌ６１においては、ＦＥＴ Ｆ６３．
Ｆ６１がカットオフとなっているため、読み出し電流Ｉ
ｒは流れず、ノードＮｇ６ １の電位をＶｇ６ １とす
ると、Ｖｇ６ １ − ＶｔｈＥに設定される。このよ
うにして、データ線ｄ６０とｄ６１の間に電位差が発生
し、この電位差がスイッチ素子Ｓ６０、Ｓ６ｌを通して
センスアンプＳＡに入力され，増幅された信号がチップ
外に取り出される．しかしながら，第４図、第５図で説
明したように．ＦＥＴのサブスレッシュホールド電流Ｉ
ｄｓｂにより、データ線ｄ６１の電位はＶｇ６ １
− ＶｔｈＥより、０．１〜０．２Ｖ上昇し、ソノ結果
、ｄ６０．ｄ６ｌ（１）電位差、すなわち、読み出し信
号電圧が設計値の約０．２Ｖｌ：対し、１．５ 〜２．
０倍も増加し、データ線での遅延時間増大が発生する．
さらに，データ線には、多数のメモリセルが接続されて
いることから、選択状態となっていないメモリセルへの
微少なリーク電流が存在すると，データ線ｄ６１の電位
は、前記，０．１〜０．２Ｖの範囲でばらつくことにな
る。この現象により，データ線に接続されたメモリセル
の情報保持状態の組合せにより、読み出し信号振幅がば
らつき、読み出し動作時の遅延時間ばらつきを増大させ
ることにもなる。 第６図と同様の回路は，特開昭６１− ２０８６９７．特開昭６３−１６００８７．特開昭６３
−３１１６９１．特開昭６３−３４７９３、ならびに、
電子情報通信学会研究会技術研究報告ＥＤ８６−１３５
、Ｐ３９ 〜Ｐ４６、ｒＧａＡｓ４Ｋｂ スタティッ
クＲＡＭＪに開示されている。 なお、特開昭６３−３１１６９１．電子情報通信学会研
究会技術研究報告に記載されている回路では，データ線
の負荷素子のゲート電極がドレイン電極に接続された構
成となっており，また，特開昭６３−１６００８７、６
１−２０８６９７では前記負荷素子のゲート電極に電位
を印加するための回路が付加されているが，これまで説
明した現象が発生することについて本質的な差はない。
理回路は、従来，第２図に示すＤＣＦＬ（ Ｄ ｉｒｅ
ｃｔ Ｃ ｏｕｐｌｅｄ Ｆ Ｅ Ｔ Ｌ ｏｇｉｃ）
が一般的に用いられている。この回路は、ゲート電極が
ソース電極に接続されたデプレッション型電界効果トラ
ンジスタ（以下、電界効果トランジスタをＦＥＴと略す
）Ｆ２０を負荷素子とし，論理信号がノード（ゲート電
極）Ｎ２０に入力されるエンハンスメント型ＦＥＴ
Ｆ２１を駒動素子とし、ＦＥＴＦ２０のドレインは電源
Ｖｃｃに、ＦＥＴ Ｆ２↓のソースは電源Ｖｓｓに接
続されている。第２図では，以下に述べる説明のため、
ＤＣＦＬを２段縦続接続した場合を示している。この回
路においては，ノードＮ ２ ０に入力される信号の反
転出力をノードＮ２１に得るようになっており、入力信
号と出力信号の関係を示したのが、第３図である。 ノードＮ２０の入力信号がＩＩ Ｈ ｉｇｈＴＴレベル
となった時、ノードＮ２１の出力レベルは”ＬｏＩＩ＋
”レベルとなり、その値はほぼＶｓｓとなる。また、ノ
ードＮ２０の入力信号が”Ｌｏｗ”レベルとなった時，
ノードＮ２１の出力レベルは”Ｈｉｇｈ”レベルとなり
、Ｖｃｃレベルに近づこうとするが、次段のＦＥＴ
Ｆ２３のゲート・ソース間のショットキ特性のため、Ｖ
ｓｓ＋０．７Ｖにクランプされる。このように、論理回
路の出力レベルは、ｖＳＳならびに、ショットキ特性に
より決定され、回路シミュレーションにより得られる値
と大きな差は発生しない。なお、第２図の回路において
、次段のＦＥＴｓ Ｆ２２、Ｆ２３からなるＤＣＦＬ
回路が接続されていない場合、ノードＮ２１の＋１ ｝
｛ ｉ ｇｈ Ｉ＋レベルは、Ｖｃｃとなる。 しかしながら、この集積回路における論理回路は全てＤ
ＣＦＬのみで構成できるわけではなく、所定の電位の出
力レベルを得る必要性から、第４図に示す回路を用いる
必要がある。第４図において、Ｆ４０、Ｆ４１はエンハ
ンスメント型ＦＥＴで、論理信号はノードＮ４０に入力
され、ノードＮ４１に反転出力が得られる。ＦＥＴ
Ｆ４０のゲート電極Ｎｇ４０には、出力ノードＮ４１の
”Ｈ ｉｇｈ”レベルを規定するための一定電位Ｖｇが
印加されている．この場合、ノードＮ４１の”Ｈｉｇｈ
”レベルはＶｇ−ＶｔｈＥで与えられるとするのが一般
的であった．ここで、Ｖ ｔｈＥは，ＦＥＴＦ４０のし
きい電圧であり，ゲート・ソース間電圧がＶ ｔｈＥ以
下の場合、ＦＥＴを流れる電流は、ほぼカットオフと見
なせる値として定義されている．ノードＮ４１の”Ｈ
ｉｇｈ”レベルをＶｇ−Ｖ ｔｈＥとしていたのは以下
の理由による．ノードＮ４１を”Ｈ ｉｇｈ”レベルと
するためには、まず、ノードＮ４０が”Ｌ Ｏｗ１１レ
ベル、すなわちＶｓｓの電位となり．ＦＥＴ Ｆ４１
を流れる電流Ｉｄｓをカットオフにする。この動作によ
り、ノードＮ４１の電位は、ノードＮ４１に付随する容
量性負荷を充電しなからＦＥＴ Ｆ４０を流れる電流
Ｉｄｓがカットオフになるまで上昇する。ＦＥＴＦ４０
の電流Ｉｄｓがカットオフになるのは，ノードＮ４１の
電位が上昇し、その電位ＶＮ４ １がノードＮｇ４０の
電位Ｖｇより， ＶｔｈＥ低い値，すなわち、Ｖｇ −
ＶＮ４ １ ＝ ＶｔｈＥとなった時、ノードＮ４１
の電位変化は止まることになる。このことは、ノードＮ
４１の”Ｈ ｉｇｈ”レベルは、先に述べたＶｇ−Ｖｔ
ｈＥに設定されることを意味している。しかしながら，
以下の第５図で説明するように，ゲート・ソース間電圧
がＶ ｔｈＥ以下となっても、ＦＥＴを流れる電流は完
全にはカットオフせず、ノードＮ４１の”Ｈ ｉｇｈ”
レベルに誤差を生じさせることになる。第５図はＦＥＴ
Ｆ４０のゲート幅１０μｍ当たりのドレイン・ソース間
電流１ｄｓとゲート・ソース間電圧Ｖｇｓの関係を示し
たものである。この図からわかるように，電圧Ｖｇｓを
低下させて行くと電流Ｉｄｓは急激に減少するが、その
減少の程度は序々に小さくなり、電流Ｉｄｓが流れなく
なる寸前では電圧Ｖｇｓの変化に対して電流Ｉｄｓの減
少率は非常に小さな値となってしまう。ＦＥＴのしきい
電圧Ｖ ｔｈＥは、ゲート＠ＩＯμｍ 当ＬＪ、５μＡ
にまで電流Ｉｄｓが減少した時の電圧Ｖｇｓとするのが
一般的であるが，現実的には、第５図からわかるように
電圧ＶｇｓがＶ ｔｈＥ以下となっても電流Ｉｄｓの値
は急激には減少せずμＡ程度の電流が残存する領域が存
在する。 このように、電圧Ｖｇｓがｖｔｈ以下となっても流れる
電流Ｉｄｓを，以下サブスレツシュホールド電流（ Ｉ
ｄｓｂと略す）と呼ぶことにする。この電流Ｉ ｄｓ
ｂにより、第４図に示した回路の出力レベルが影響を受
けることになり，設計当初のノードＮ４１の”Ｈｉｇｈ
”レベルの予想値よりもさらに電位が上昇する現象が発
生する。すなわち，ノードＮ４１の電位ＶＮ４ １は、
電流Ｉｄｓが完全にカットオフになるまで上昇するため
，Ｖｇ４１−Ｖ ｔｈＥの電位で停止せず、電流Ｉ ｄ
ｓｂがカットオフになるまでさらに上昇を続ける．この
電位上昇は、０．１−０．２Ｖも有り，このことから，
ノートＮ４１の信号ＩｉＲ幅増大、過渡的信号変化時の
遅延時間の増加を招くことになる。なお，Ｓｉを基板と
するＭＯＳＦＥＴでは，このサブスレッシュホールト電
流Ｉ ｄｓｂの値はｎＡ程度と３桁も小さく、ガリウム
ひ素を基板とするＦＥＴを用いた回路で、Ｉ ｄｓｂの
影響が顕著に発生する。また、ゲート・ソース間の電圧
ＶｇｓがＶ ｔｈＥ以下の領域では．Ｉｄｓの値はμＡ
程度であり，第４図における、ＦＥＴ Ｆ４１に微小
なリーク電流が存在する場合、ノードＮ４１の０．１〜
０．２ｖの電位上昇が大きく影響を受け、ノードＮ４１
の”Ｈ ｉｇｈ”レベルのばらつきを発生させる原因と
もなる。以上，ＦＥＴのサブシュレッシュホールド電流
Ｉ ｄｓｂの出力レベルへの影響について述べたが、第
４＠に示した回路が、集積回路に用いられている具体例
について述べる． 第６図は、スタティックメモリＬＳＩにおいて一般的に
よく用いられているメモリセルとメモリセルが接続され
るデータ線の回路を示したものである。図において、６
０はメモリセル、ｄ６０、ｄ６１はメモリセルが複数接
続されるデータ線，Ｌ６０．Ｌ６１はデータ線に接続さ
れる負荷素子，Ｓ６０、Ｓ６１はデータ線ペアを選択す
るためのスイッチ素子、ＳＡはメモリセルからの読み出
し信号を増幅するためのセンスアンプである。第６図に
おいて、負荷素子Ｌ６０．Ｌ６１は、第４図におけるＦ
ＥＴ Ｆ４０に、メモリセル内のＦＥＴ Ｆ６０．
Ｆ６１は第４図におけるＦＥＴＦ４１に相当する。負荷
素子Ｌ６０，Ｌ６１、ならびに、メモリセル内のＦＥＴ
を全てエンハンスメント型ＦＥＴとし、同一のしきい電
圧ｖｔｈとすることで，しきい電圧ｖｔｈの製造ばらつ
きによる影響を極力受けないようにしている。第６図に
おいて、メモリセル６０からの情報読み出しは、以下の
ようにして行なわれる．各メモリセル６０はフリップ・
フロップで構成されており、ノードＮ６０がＬｏｗレベ
ル、すなわちＶｓｓの電位に，ノードＮ６１がＨ ｉｇ
ｈレベル、すなわちＶｓｓ＋０．７Ｖの電位となってい
るとする．この状態で、ワード線ＷＬ６０がＨ ｉｇｈ
レベルとなると、メモリセル６０が選択されたことにな
り，読み出し電流Ｉｒが第６図に示すように． Ｖｃｃ
−＋ Ｌ ６ ０→ｄ６０−ｅＦ６０−＋Ｆ６２→Ｖｓ
ｓの経路で流れ、データ線ｄ６０の電位が低下する。一
方、データ線ｃｌ６１においては、ＦＥＴ Ｆ６３．
Ｆ６１がカットオフとなっているため、読み出し電流Ｉ
ｒは流れず、ノードＮｇ６ １の電位をＶｇ６ １とす
ると、Ｖｇ６ １ − ＶｔｈＥに設定される。このよ
うにして、データ線ｄ６０とｄ６１の間に電位差が発生
し、この電位差がスイッチ素子Ｓ６０、Ｓ６ｌを通して
センスアンプＳＡに入力され，増幅された信号がチップ
外に取り出される．しかしながら，第４図、第５図で説
明したように．ＦＥＴのサブスレッシュホールド電流Ｉ
ｄｓｂにより、データ線ｄ６１の電位はＶｇ６ １
− ＶｔｈＥより、０．１〜０．２Ｖ上昇し、ソノ結果
、ｄ６０．ｄ６ｌ（１）電位差、すなわち、読み出し信
号電圧が設計値の約０．２Ｖｌ：対し、１．５ 〜２．
０倍も増加し、データ線での遅延時間増大が発生する．
さらに，データ線には、多数のメモリセルが接続されて
いることから、選択状態となっていないメモリセルへの
微少なリーク電流が存在すると，データ線ｄ６１の電位
は、前記，０．１〜０．２Ｖの範囲でばらつくことにな
る。この現象により，データ線に接続されたメモリセル
の情報保持状態の組合せにより、読み出し信号振幅がば
らつき、読み出し動作時の遅延時間ばらつきを増大させ
ることにもなる。 第６図と同様の回路は，特開昭６１− ２０８６９７．特開昭６３−１６００８７．特開昭６３
−３１１６９１．特開昭６３−３４７９３、ならびに、
電子情報通信学会研究会技術研究報告ＥＤ８６−１３５
、Ｐ３９ 〜Ｐ４６、ｒＧａＡｓ４Ｋｂ スタティッ
クＲＡＭＪに開示されている。 なお、特開昭６３−３１１６９１．電子情報通信学会研
究会技術研究報告に記載されている回路では，データ線
の負荷素子のゲート電極がドレイン電極に接続された構
成となっており，また，特開昭６３−１６００８７、６
１−２０８６９７では前記負荷素子のゲート電極に電位
を印加するための回路が付加されているが，これまで説
明した現象が発生することについて本質的な差はない。
上記従来技術は，ゲート電極が一定電位に固定されたエ
ンハンスメント型ＦＥＴを負荷素子とする論理回路にお
いて、この論理回路の出力レベルの”Ｈｉｇｈ”レベル
の設定について配慮がされておらず，負荷素子のサブス
レッシュホールド電流による出力レベルの上昇、ならび
に駆動素子のリーク電流による出力”Ｈｉｇｈ”レベル
のばらつきが発生するという問題があった。 本発明の目的は、前記論理回路の出力＋ｌ Ｈｉｇｈ＋
″レベルにおいて、所定の値を得ると共に、ばらつきを
低減することにある。
ンハンスメント型ＦＥＴを負荷素子とする論理回路にお
いて、この論理回路の出力レベルの”Ｈｉｇｈ”レベル
の設定について配慮がされておらず，負荷素子のサブス
レッシュホールド電流による出力レベルの上昇、ならび
に駆動素子のリーク電流による出力”Ｈｉｇｈ”レベル
のばらつきが発生するという問題があった。 本発明の目的は、前記論理回路の出力＋ｌ Ｈｉｇｈ＋
″レベルにおいて、所定の値を得ると共に、ばらつきを
低減することにある。
【課題を解決するための手段１
上記目的を達戊するために、本発明は、エンハンスメン
ト型ＦＥＴのソース電極と一定電位の間に抵抗素子を挿
入し、リークパスを形或したものである。 【作用］ 前記論理回路の出力端と一定電位の間に挿入された抵抗
素子は、論理回路が”Ｈｉｇｈ”レベルを出力した時に
，エンハンスメント型負荷素子におけるゲート・ソース
間電圧ＶｇｓがＶ ｔｈＥとなった時のサブスレッシュ
ホールド電流に相当する電流を流すように設計されてい
るため、出力ＩＴ ＨｉｇｈｌｌレベルがＶｇｓ−Ｖｔ
ｈＥと設計時に予想可能な値に設定できることになる。 また、暉動ＦＥＴのリーク電流に対しても、エンハンス
メント型負荷素子のインピーダンスが低い領域で動作す
ることになるので、レベルのばらつきを低減できること
になる。 ［実施例】 以下、本発明の一実施例を第１図により説明する。第１
図において、Ｖｃｃ． Ｖｓｓは一定電位に保たれた電
源、ＦＩＯはエンハンスメント型負荷ＦＥＴ．Ｆ１１は
エンハンスメントＩＪｉｇ動Ｆ Ｅ Ｔ、ＲＩＯは出力
ノードＮｉｌと電源Ｖｓｓの間に挿入された抵抗素子、
ＮｇｌＯは負荷ＦＥＴ ＦＩＯのゲート電極に接続さ
れたレベル設定用電位入力端子、ノード１０は入力端子
、ＩＩは第１図の回路が”Ｈ ｉｇｈ”レベルを出力し
た時に負荷ＦＥＴＦＩＯ、抵抗素子ＲＩＯを流れる電流
である。 第１図に示した回路において，ノードＮＩＯが”ＬＯｗ
”レベル、すなわちＶｓｓとなった時、駆動ＦＥＴ
Ｆｉｌはカットオフとなり、ノードＮ．１ １は”Ｈ
ｉｇｈ”レベルへと上昇する。ノードＮｉｌのＩＩ Ｈ
ｉｇｈ ＋＋レベルへの上昇に伴って、電流ＩＨの値
も序々に増加し、負荷ＦＥＴ ＦＩＯと抵抗素子Ｒ１
０を流れる電流が等しくなった時点でノードＮ １ １
の上昇は停止する。本発明では、ノードＮｉｌの電位上
昇が停止した時点での電流［１の値が、抵抗素子ＲＩＯ
によ・り、負荷ＦＥＴＦＩＯのゲート・ソース間電圧が
Ｖ ｔｈＥとなった時のサブスレッシュホールド電流Ｉ
ｄｓｂの値と等しい値に設定されていることが重要な
点である。 このように，上記条件を満たすように抵抗素子ＲＩＯの
値を設定しておくことで、Ｎｉｌの”Ｈ ｉｇｈ”レベ
ルが、負荷ＦＥＴ ＦＩＯのゲート・ソース間電圧一
Ｖ ｔｈＥで与えられることになる。この様子を第７図
を用いてさらに詳しく説明する。 第７図において、縦軸は第１図における電流ＩＨを示し
ており、横軸は第ｌ図における負荷ＦＥＴ ＦＩＯの
ゲート・ソース間電圧である。 ノードＮｇｌＯ（７）電位をＶｇｌＯ．Ｎ１１の電位を
ＶＮＩＩとすると，負荷ＦＥＴ ＦＩＯのゲート・ソ
ース間電圧は、ＶｇｌＯ−ＶＮＩ １となる。曲線７０
は負荷ＦＥＴ ＦＩＯを流れるドレイン・ソース間電
流とゲートソース間電圧ＶｇｌＯ−Ｖ’ＮＩＩの関係を
示したものであり、ＶｇｌＯ−ＶＮＩＩの値がＶ ｔｈ
Ｅ以下となると、サブスレツシュホールド電流Ｉ ｄｓ
ｂの領域が現われ、ゲート・ソース間電圧に対する電流
減少率は急激に低下する。第１図において、抵抗素子Ｒ
ＩＯが設けられていない場合、ノードＮｉｌの電位は負
荷ＦＥＴＦＩＯがカットオフになるまで上昇するので、
第７図において、曲線７０で示した電流がカットオフに
なる点、すなわち，ｖｇｉＯ−Ｎｌ １がＶ ｔｈＥ’
となるまで上昇する。従来は、負荷ＦＥＴを流れる電
流がゲート幅１０μｍ当り５μＡにまで減少した点をＶ
ｔｈＥとし、ＶｇｌＯ−ＶＮＩＩがＶ ｔｈＥとなっ
た時点でノードＮｉｌの電位上昇が停止するとしていた
ので、ノードＮｉｌは、ＶｔｈＥ −ＶｔｈＥ’ ニ相
当する電圧分高い値に設定されることになる。ＶｔｈＥ
−ＶｔｈＥ’の値は、負荷ＦＥＴの素子寸法にも依存
するが、概略０．１〜０．２Ｖである。第７図には、第
ｌ図に示す抵抗を用いた場合、この抵抗素子ＲＩＯに流
れる電流７１も示してあるが、ＶｇｌＯ−ＶＮ１１がＶ
ｔｈＥとなった時点での負荷ＦＥＴに流れる電流７０
と抵抗に流れる電流が等しくなるように抵抗値を設計し
ておけば、ＶｇｌＯ−ＶＮ１１＝Ｖ ｔｈＥとなった時
点、すなわち、ＶＮ１１＝Ｖｇ１０−ＶｔｈＥとなる点
でノードＮｉｌの電位上昇は停止し、ノードＮｉｌの”
Ｈ ｉｇｈ”レベルは、負荷ＦＥＴのゲート電圧と一般
的な定義でのＶ ｔｈＥの差で設定されるようになる。 また、第７図からわかるように，曲線７０の電圧・電流
特性はＶ ｔｈＥの点を超えると電流の電圧に対する変
化率が急激に大きくなっており、この領域では、負荷Ｆ
ＥＴのインピーダンスがサブスレッシュホールド領域と
比較して格段に小さくなっていることを意味している．
このことは、第１図に示した酩動素子Ｆｉｌに微少なリ
ーク電流が発生しても出カノードＮｉｌの”Ｈｉｇｈ”
レベルは、その影響を受けにくいことを意味している。 なお、第１図においては、抵抗素子ＲＩＯをノードＮｉ
ｌと電源ＶＳｓとの間に挿入シたが，ＶＮＩＩがＶｇｌ
Ｏ−Ｖ ｔｈＥの電位になった時に，負荷ＦＥＴ Ｆ
ＩＯを流れる電流と同じ電流が抵抗素子ＲｌＯに流れる
ように設定してあれば、ノードＮＩＬとＶｓｓ以外の他
の電源との間に挿入してあってもかまわない。さらに、
第１図においては、負荷ＦＥＴＦ１０．駈動ＦＥＴ Ｆ
ｉｌとともにエンハンスメント型ＦＥＴとしたが、これ
ら両者、あるいはどちらか一方がデプレッション型ＦＥ
Ｔであっても良い。 第８図は、第１図に示した回路の他の実施例の一つとし
て、スタティックメモリ集積回路に用いた場合を示した
ものである．第８図は、第６図で示した回路に抵抗素子
Ｒ８０．Ｒ８１が追加されたものである。抵抗素子Ｒ８
０、Ｒ８１は、第工図における抵抗素子ＲＩＯに相当し
、データ線負荷Ｌ８０，Ｌ８１はＦ１０．ＦＥＴｓ
Ｆ８０及びＦ８１はＦｉｌに相当する．第８図において
、抵抗素子Ｒ８０．Ｒ８１の効果を以下に説明する。 第８図におけるメモリセル８０からの読み出し動作は、
第６図で説明したのと同様の方法で行なわれる。しかし
ながら，高電位側のデータ線ｄ８１についてみると、抵
抗素子Ｒ８１が接続され、デ一夕線負荷Ｌ８１のゲート
・ソース間電圧ＶｇｓがＶ ｔｈＥの時のサブスレッシ
ュホールド電流Ｉ ｄｓｂに相当する電流が抵抗素子Ｒ
８１を通して流れるようになっているため、データｌ！
ｄ８１の電位は、Ｖｇ８ １ − ＶｔｈＥに設定され
、設計当初の値が得られることになる。その結果、デー
タ線ｄ８１、ｄ８０の電位差、すなわち、読み出し信号
電圧も所定の値となり、データ線での遅延時間の増大も
発生しない。なお，データ線ｄ８０の電位については，
抵抗素子Ｒ８０を設けたことにより、データ線負荷Ｌ８
０を流れる電流Ｉｒの値が増加し、データ！ｄ８０の電
位が従来より低下することが懸念されるが、電流Ｉｒの
値と比較し，抵抗素子Ｒ８０を流れる電流はμＡ程度と
無視できるほど小さいため，電位変化を与えるほどの影
響は発生しない。さらに、データ線ｄ８０．ｄ８１に接
統された多数の非選択メモリセルへ微小なリーク電流工
１１，・・・、Ｉｌｎ等が発生しても、データ線負荷Ｌ
８１が低インピーダンス領域で動作しているため，非選
択メモリセルの情報保持状態により，高電位側のデータ
線ｄ８１の電位がばらつき，このために、読み出し時間
もばらつく等の不良が大幅に低減される。 また、第９図は、第８図の実施例の変形例を示し、デー
タ線負荷Ｌ９０、Ｌ９１がデータ線ペアスイッチＳ９０
、５９１により、各データ線ｄ９０，ｄ９ｌがそれぞれ
共通に接続された共通バス線Ｂ９０、Ｂ９１に接続され
た場合であり、データ線ｄ９０．ｄ９１での信号振幅を
共通バス線Ｂ９０．Ｂ９１のそれより小さくし、高速化
を図ろうとするものである。この場合、リークパス抵抗
Ｒ９１は，第８図で説明した抵抗素子Ｒ８１と同様の働
きをする． さらに、第１０図は、第９図におけるデータ線負荷Ｌ９
０とＬ９１が，ＬＩＯＯＡ，ＬＩＯＯＢとＬＩＯＩＡ．
ＬＩＯＩＢによりそれぞれ構成された場合で、データ線
ｄｌｏｏ．ｄｌｏ１と共通バス線ＢＩＯＯ．ＢＩＯＩ両
者の信号振幅を低減し、高速化を図ろうとするものであ
る。この場合もリークバス抵抗ＲＩＯＯ．ＲＩＯＩは、
共通パス線ＢＩＯＯ．ＢＩＯＩに接続され、第９図で説
明したのと同様の働きをする。 【発明の効果１ 以上述べたように，本発明によれば、負荷ＦＥＴのゲー
ト・ソース間電圧ＶｇｓがＶ ｔｈＥとなった時の負荷
ＦＥＴのサブスレッシュホールド電流工ｓｄｂに相当す
る電流をリークパス抵抗に流すことで，論理回路の出力
レベルならびにスタティックメモリのデータ線電位を設
計どおりの値に設定できると共に、そのばらつきも低減
でき，従来よりも高速な論理回路およびメモリＬＳＩの
実現が可能となる。
ト型ＦＥＴのソース電極と一定電位の間に抵抗素子を挿
入し、リークパスを形或したものである。 【作用］ 前記論理回路の出力端と一定電位の間に挿入された抵抗
素子は、論理回路が”Ｈｉｇｈ”レベルを出力した時に
，エンハンスメント型負荷素子におけるゲート・ソース
間電圧ＶｇｓがＶ ｔｈＥとなった時のサブスレッシュ
ホールド電流に相当する電流を流すように設計されてい
るため、出力ＩＴ ＨｉｇｈｌｌレベルがＶｇｓ−Ｖｔ
ｈＥと設計時に予想可能な値に設定できることになる。 また、暉動ＦＥＴのリーク電流に対しても、エンハンス
メント型負荷素子のインピーダンスが低い領域で動作す
ることになるので、レベルのばらつきを低減できること
になる。 ［実施例】 以下、本発明の一実施例を第１図により説明する。第１
図において、Ｖｃｃ． Ｖｓｓは一定電位に保たれた電
源、ＦＩＯはエンハンスメント型負荷ＦＥＴ．Ｆ１１は
エンハンスメントＩＪｉｇ動Ｆ Ｅ Ｔ、ＲＩＯは出力
ノードＮｉｌと電源Ｖｓｓの間に挿入された抵抗素子、
ＮｇｌＯは負荷ＦＥＴ ＦＩＯのゲート電極に接続さ
れたレベル設定用電位入力端子、ノード１０は入力端子
、ＩＩは第１図の回路が”Ｈ ｉｇｈ”レベルを出力し
た時に負荷ＦＥＴＦＩＯ、抵抗素子ＲＩＯを流れる電流
である。 第１図に示した回路において，ノードＮＩＯが”ＬＯｗ
”レベル、すなわちＶｓｓとなった時、駆動ＦＥＴ
Ｆｉｌはカットオフとなり、ノードＮ．１ １は”Ｈ
ｉｇｈ”レベルへと上昇する。ノードＮｉｌのＩＩ Ｈ
ｉｇｈ ＋＋レベルへの上昇に伴って、電流ＩＨの値
も序々に増加し、負荷ＦＥＴ ＦＩＯと抵抗素子Ｒ１
０を流れる電流が等しくなった時点でノードＮ １ １
の上昇は停止する。本発明では、ノードＮｉｌの電位上
昇が停止した時点での電流［１の値が、抵抗素子ＲＩＯ
によ・り、負荷ＦＥＴＦＩＯのゲート・ソース間電圧が
Ｖ ｔｈＥとなった時のサブスレッシュホールド電流Ｉ
ｄｓｂの値と等しい値に設定されていることが重要な
点である。 このように，上記条件を満たすように抵抗素子ＲＩＯの
値を設定しておくことで、Ｎｉｌの”Ｈ ｉｇｈ”レベ
ルが、負荷ＦＥＴ ＦＩＯのゲート・ソース間電圧一
Ｖ ｔｈＥで与えられることになる。この様子を第７図
を用いてさらに詳しく説明する。 第７図において、縦軸は第１図における電流ＩＨを示し
ており、横軸は第ｌ図における負荷ＦＥＴ ＦＩＯの
ゲート・ソース間電圧である。 ノードＮｇｌＯ（７）電位をＶｇｌＯ．Ｎ１１の電位を
ＶＮＩＩとすると，負荷ＦＥＴ ＦＩＯのゲート・ソ
ース間電圧は、ＶｇｌＯ−ＶＮＩ １となる。曲線７０
は負荷ＦＥＴ ＦＩＯを流れるドレイン・ソース間電
流とゲートソース間電圧ＶｇｌＯ−Ｖ’ＮＩＩの関係を
示したものであり、ＶｇｌＯ−ＶＮＩＩの値がＶ ｔｈ
Ｅ以下となると、サブスレツシュホールド電流Ｉ ｄｓ
ｂの領域が現われ、ゲート・ソース間電圧に対する電流
減少率は急激に低下する。第１図において、抵抗素子Ｒ
ＩＯが設けられていない場合、ノードＮｉｌの電位は負
荷ＦＥＴＦＩＯがカットオフになるまで上昇するので、
第７図において、曲線７０で示した電流がカットオフに
なる点、すなわち，ｖｇｉＯ−Ｎｌ １がＶ ｔｈＥ’
となるまで上昇する。従来は、負荷ＦＥＴを流れる電
流がゲート幅１０μｍ当り５μＡにまで減少した点をＶ
ｔｈＥとし、ＶｇｌＯ−ＶＮＩＩがＶ ｔｈＥとなっ
た時点でノードＮｉｌの電位上昇が停止するとしていた
ので、ノードＮｉｌは、ＶｔｈＥ −ＶｔｈＥ’ ニ相
当する電圧分高い値に設定されることになる。ＶｔｈＥ
−ＶｔｈＥ’の値は、負荷ＦＥＴの素子寸法にも依存
するが、概略０．１〜０．２Ｖである。第７図には、第
ｌ図に示す抵抗を用いた場合、この抵抗素子ＲＩＯに流
れる電流７１も示してあるが、ＶｇｌＯ−ＶＮ１１がＶ
ｔｈＥとなった時点での負荷ＦＥＴに流れる電流７０
と抵抗に流れる電流が等しくなるように抵抗値を設計し
ておけば、ＶｇｌＯ−ＶＮ１１＝Ｖ ｔｈＥとなった時
点、すなわち、ＶＮ１１＝Ｖｇ１０−ＶｔｈＥとなる点
でノードＮｉｌの電位上昇は停止し、ノードＮｉｌの”
Ｈ ｉｇｈ”レベルは、負荷ＦＥＴのゲート電圧と一般
的な定義でのＶ ｔｈＥの差で設定されるようになる。 また、第７図からわかるように，曲線７０の電圧・電流
特性はＶ ｔｈＥの点を超えると電流の電圧に対する変
化率が急激に大きくなっており、この領域では、負荷Ｆ
ＥＴのインピーダンスがサブスレッシュホールド領域と
比較して格段に小さくなっていることを意味している．
このことは、第１図に示した酩動素子Ｆｉｌに微少なリ
ーク電流が発生しても出カノードＮｉｌの”Ｈｉｇｈ”
レベルは、その影響を受けにくいことを意味している。 なお、第１図においては、抵抗素子ＲＩＯをノードＮｉ
ｌと電源ＶＳｓとの間に挿入シたが，ＶＮＩＩがＶｇｌ
Ｏ−Ｖ ｔｈＥの電位になった時に，負荷ＦＥＴ Ｆ
ＩＯを流れる電流と同じ電流が抵抗素子ＲｌＯに流れる
ように設定してあれば、ノードＮＩＬとＶｓｓ以外の他
の電源との間に挿入してあってもかまわない。さらに、
第１図においては、負荷ＦＥＴＦ１０．駈動ＦＥＴ Ｆ
ｉｌとともにエンハンスメント型ＦＥＴとしたが、これ
ら両者、あるいはどちらか一方がデプレッション型ＦＥ
Ｔであっても良い。 第８図は、第１図に示した回路の他の実施例の一つとし
て、スタティックメモリ集積回路に用いた場合を示した
ものである．第８図は、第６図で示した回路に抵抗素子
Ｒ８０．Ｒ８１が追加されたものである。抵抗素子Ｒ８
０、Ｒ８１は、第工図における抵抗素子ＲＩＯに相当し
、データ線負荷Ｌ８０，Ｌ８１はＦ１０．ＦＥＴｓ
Ｆ８０及びＦ８１はＦｉｌに相当する．第８図において
、抵抗素子Ｒ８０．Ｒ８１の効果を以下に説明する。 第８図におけるメモリセル８０からの読み出し動作は、
第６図で説明したのと同様の方法で行なわれる。しかし
ながら，高電位側のデータ線ｄ８１についてみると、抵
抗素子Ｒ８１が接続され、デ一夕線負荷Ｌ８１のゲート
・ソース間電圧ＶｇｓがＶ ｔｈＥの時のサブスレッシ
ュホールド電流Ｉ ｄｓｂに相当する電流が抵抗素子Ｒ
８１を通して流れるようになっているため、データｌ！
ｄ８１の電位は、Ｖｇ８ １ − ＶｔｈＥに設定され
、設計当初の値が得られることになる。その結果、デー
タ線ｄ８１、ｄ８０の電位差、すなわち、読み出し信号
電圧も所定の値となり、データ線での遅延時間の増大も
発生しない。なお，データ線ｄ８０の電位については，
抵抗素子Ｒ８０を設けたことにより、データ線負荷Ｌ８
０を流れる電流Ｉｒの値が増加し、データ！ｄ８０の電
位が従来より低下することが懸念されるが、電流Ｉｒの
値と比較し，抵抗素子Ｒ８０を流れる電流はμＡ程度と
無視できるほど小さいため，電位変化を与えるほどの影
響は発生しない。さらに、データ線ｄ８０．ｄ８１に接
統された多数の非選択メモリセルへ微小なリーク電流工
１１，・・・、Ｉｌｎ等が発生しても、データ線負荷Ｌ
８１が低インピーダンス領域で動作しているため，非選
択メモリセルの情報保持状態により，高電位側のデータ
線ｄ８１の電位がばらつき，このために、読み出し時間
もばらつく等の不良が大幅に低減される。 また、第９図は、第８図の実施例の変形例を示し、デー
タ線負荷Ｌ９０、Ｌ９１がデータ線ペアスイッチＳ９０
、５９１により、各データ線ｄ９０，ｄ９ｌがそれぞれ
共通に接続された共通バス線Ｂ９０、Ｂ９１に接続され
た場合であり、データ線ｄ９０．ｄ９１での信号振幅を
共通バス線Ｂ９０．Ｂ９１のそれより小さくし、高速化
を図ろうとするものである。この場合、リークパス抵抗
Ｒ９１は，第８図で説明した抵抗素子Ｒ８１と同様の働
きをする． さらに、第１０図は、第９図におけるデータ線負荷Ｌ９
０とＬ９１が，ＬＩＯＯＡ，ＬＩＯＯＢとＬＩＯＩＡ．
ＬＩＯＩＢによりそれぞれ構成された場合で、データ線
ｄｌｏｏ．ｄｌｏ１と共通バス線ＢＩＯＯ．ＢＩＯＩ両
者の信号振幅を低減し、高速化を図ろうとするものであ
る。この場合もリークバス抵抗ＲＩＯＯ．ＲＩＯＩは、
共通パス線ＢＩＯＯ．ＢＩＯＩに接続され、第９図で説
明したのと同様の働きをする。 【発明の効果１ 以上述べたように，本発明によれば、負荷ＦＥＴのゲー
ト・ソース間電圧ＶｇｓがＶ ｔｈＥとなった時の負荷
ＦＥＴのサブスレッシュホールド電流工ｓｄｂに相当す
る電流をリークパス抵抗に流すことで，論理回路の出力
レベルならびにスタティックメモリのデータ線電位を設
計どおりの値に設定できると共に、そのばらつきも低減
でき，従来よりも高速な論理回路およびメモリＬＳＩの
実現が可能となる。
第ｌ図は本発明の一実施例を示す図、第２図乃至第７図
は従来例を説明するための図，第８図乃至第１０図はそ
れぞれ本発明の他の実施例を示す図である。 図中、ＦＩＯはエンハンスメント型負荷素子、Ｆｉｌは
、エンハンスメント型駆動素子、ＲＩＯは，リークパス
用抵抗素子，Ｎ１０は、入力端子，Ｎｉｌは、出力端子
．ＮｇｌＯは，レベル設定用電位入力端子、Ｖｃｃ．
Ｖｓｓは電源、ＩＨはリークバス電流である。 ｌｌ図 第２円 第 ３ 図 第夕図 →１冫ｒ冫ｓ（Ｙノ 第７躬 Ｖｙｙρ一Ｎ／！（７７） 第８図 ％ｂ Ｖｔ ｔ 第γＢ
は従来例を説明するための図，第８図乃至第１０図はそ
れぞれ本発明の他の実施例を示す図である。 図中、ＦＩＯはエンハンスメント型負荷素子、Ｆｉｌは
、エンハンスメント型駆動素子、ＲＩＯは，リークパス
用抵抗素子，Ｎ１０は、入力端子，Ｎｉｌは、出力端子
．ＮｇｌＯは，レベル設定用電位入力端子、Ｖｃｃ．
Ｖｓｓは電源、ＩＨはリークバス電流である。 ｌｌ図 第２円 第 ３ 図 第夕図 →１冫ｒ冫ｓ（Ｙノ 第７躬 Ｖｙｙρ一Ｎ／！（７７） 第８図 ％ｂ Ｖｔ ｔ 第γＢ
Claims (1)
- 【特許請求の範囲】 １、ゲート電圧とドレイン電圧が一定電位に固定された
エンハンスメント型電界効果トランジスタを負荷素子と
し、論理レベルに応じた入力信号がゲート電極に供給さ
れ、ドレイン電極が前記エンハンスメント型電界効果ト
ランジスタのソース電極に接続され、ソース電位が一定
電位に接続された少なくとも１個以上の電界効果トラン
ジスタからなる駆動素子から構成され、前記エンハンス
メント型電界効果トランジスタからなる負荷素子のソー
ス電極と一定電位の間に抵抗素子を設けたことを特徴と
する論理回路からなる化合物半導体ガリウムひ素集積回
路。 ２、前記抵抗素子を流れる電流が前記エンハンスメント
型トランジスタからなる負荷素子のゲート幅１０μｍ当
り、５μＡ前後の値に設定されていることを特徴とする
請求項１記載の化合物半導体ガリウムひ素集積回路。 ３、前記エンハンスメント型電界効果トランジスタから
なる負荷素子をデータ線の負荷素子として使用し、前記
駆動素子を各メモリセル内の電界効果トランジスタとし
て使用してスタティックメモリ集積回路を構成したこと
を特徴とする請求項１又は２に記載の化合物半導体ガリ
ウムひ素集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000681A JP2735338B2 (ja) | 1990-01-08 | 1990-01-08 | 化合物半導体ガリウムひ素集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000681A JP2735338B2 (ja) | 1990-01-08 | 1990-01-08 | 化合物半導体ガリウムひ素集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03205919A true JPH03205919A (ja) | 1991-09-09 |
| JP2735338B2 JP2735338B2 (ja) | 1998-04-02 |
Family
ID=11480501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000681A Expired - Fee Related JP2735338B2 (ja) | 1990-01-08 | 1990-01-08 | 化合物半導体ガリウムひ素集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735338B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4810969A (en) * | 1987-06-23 | 1989-03-07 | Honeywell Inc. | High speed logic circuit having feedback to prevent current in the output stage |
-
1990
- 1990-01-08 JP JP2000681A patent/JP2735338B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4810969A (en) * | 1987-06-23 | 1989-03-07 | Honeywell Inc. | High speed logic circuit having feedback to prevent current in the output stage |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2735338B2 (ja) | 1998-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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