JPS60254807A - Ｍｏｓ電流ミラー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １本発明の分野 本発明はＭＯ３電流ミラー、より具体的には、大出力イ
ンピーダンスを供しながら、唯一つの基準電流のみを必
要とするＭＯＳカスコード電流ミラー装置に係る。

２従来技術の記述 電流ミラー回路は、当業者には周知であり、各種の用途
が見出されている。一般的に言うと、電流ミラー回路は
、入力基準電流源が、トランジスタの一つを駆動するよ
う接続されたトランジスタ対を含む。トランジスタ対は
、基準電流が第２のトランジスタの出力において、木質
的に再生されるか、ありのままに映されるように、相互
接続される。殆どの場合、電流ミラー回路を設計する際
鍵を握る要因は、基準電流と出力電流間の調和を最適に
することである。

ＭＯ３技術において、短チヤネルデバイスが増々必要と
なっている。電流ミラー回路において、チャネル長を短
くすることは、電流ミラーの出力インピーダンスを減少
させることになる。従って、出力インピーダンスを増す
ために、カスコード技術が必要となる。本発明！ト大き
な出力インピーダンスを有し、比較的低パワー消費で動
作する改善されたＭＯＳカスコード電流ミラー装置を実
現する。

大きな出力インピーダンスを供し、３個の回路分枝を含
む従来技術の回路に比べ、本発明の回路は、大きな出力
インピーダンスを供しながらも、二つの回路分枝しかも
たず、それにより低くなったパワーレベルで動作する。

入力回路分枝は直列に接続された少くとも４個のＭＯＳ
トランジスタを含み、出力回路分枝は、入力回路分枝の
選択されたトランジスタと相互に接続された、少くとも
２個のＭＯＳトランジスタを含む。入力電流の鏡映は、
同一の動作特性（Ｖｏｓ’、　ＶＧＳ）を有する各回路
分枝中のトランジスタにより、実現される。高出力イン
ピーダンスは、入力回路分枝中の一方のトランジスタの
チャネル定数（Ｚ／Ｌ）を、他方のトランジスタの夫々
に付随したチャネル定数の値の、３分の１に調整するこ
とにより、実現される。

詳細な記述 ＭＯＳデバイスで形成された通常の従来技術によるカス
コード電流ミラーが、第１図に描かれている。入力回路
分枝は、ＭＯＳトランジスタ（１２）と直列に接続され
たＭＯＳ）ランジスタ（１０）を含み、出力回路分枝は
、ＭＯＳ）ランジスタ（１６）と直列に接続されたＭＯ
Ｓ）うンジスタ（１４）を含む。トランジスタ（１０−
１１３）のゲートは、第１図に示されるように、相互接
続される。Ｉ　ＲＥＦ　と示された基準電流（１８）が
、トランジスタ（１０）のドレインに供給され、トラン
ジスタ（１４）のドレインにおいて、出力電流Ｉ　ＯＵ
Ｔ　として再生又は鏡映される。トランジスタ（１０−
１Ｇ）の調和がよい、すなわちそれら全部が同じ幅対長
さチャネル比Ｚ／Ｌを有し、全てか同じ基板に接続され
ると仮定すると、トランジスタ（１０）及び（１４）は
同じゲート−ソース電圧を示し、同様にトランジスタ（
１２）及び（１６）は同じゲート−ソース電圧を示すで
あろう。従って、トランジスタ（１４）及び（１６）を
貫く電流は、トランジスタ（ｌＯ）及び（１２）を貫く
電流と調和しなければならないから、Ｉ　０ＬＩＴは基
準電流Ｉ　ＲＥＦ　に等しいか、それを鏡映したものに
なるであろう。しかし、第１図に示される電流ミラーは
、比較的低い出力インピーダンスを有する。その理由は
、トランジスタ（１６）はその飽和領域の代わりに、そ
の抵抗領域で動作し、従ってトランジスタ（１４）がみ
るインピーダンスが下るからである。

比較的大きな出力インピーダンスを示すダレイーメイヤ
・カスコードとよばれる別の従来技術の装置が、第２図
に示されている。図示されているように、この装置には
、余分の回路分枝が含まれている。グレイーメイヤ・カ
スコードにおいて、一対のＭＯＳ）ランジスタ（２０）
及び（２２）は、入力回路分枝を形成し、トランジスタ
（２０）のゲートがトランジスタ（２０）のドレインに
接続され、同様に、トランジスタ（２２）のケートがト
ランジスタ（２２）のドレインに接続されるように、直
列に接続されている。隣りの回路分枝は直列に接続され
たＭＯＳ）ランジスタ（２４）及び（２６）の対を含み
、第２図に示されるように、トランジスタ（２４）のゲ
ートはトランジスタ（２０）のゲートに接続され、トラ
ンジスタ（２Ｂ）のゲートはトランジスタ（２２）のゲ
ートに接続されている。残った回路分枝、出力分枝は、
やはり直列に接続された一対のＭＯＳトランジスタ（２
８）及び（３０）を含む。トランジスタ（２８）のゲー
トは、トランジスタ（２４）のソースに接続され、トラ
ンジスタ（３０）のゲートは、トランジスタ（２２）及
び（２６）のゲートに接続されている。Ｉ　ＲＥＦ　と
示されている基準電流（３２）が、トランジスタ（２０
）のドレインに供給され、その結果トランジスタ（２８
）のドレインで再生されるか、鏡映される。高出力イン
ピーダンスを得るために、トランジスタ（３０）は飽和
の端部にバイアスされ、ｖ■と示されたそのドレイン閾
値電圧は、ＶＴ＋ＶＯＮと示されたそのゲート電圧より
、負になるようにする。ここで、ＶＯＮはデバイスのタ
ーンオン電圧と定義される。このようなバイアスは、ト
ランジスタ（２４）及び（２６）により行なわれ、それ
らはトランジスタ（２８）のゲートにおいて、電圧ＶＴ
＋２ＶＯＮを発生する。トランジスタ（２０）はトラン
ジスタ（２４）及び（２６）をっけ加えることを補償す
るために、チャネル幅対長さ比が、他のトランジスタの
４分の１であるように、設計される。グレイーメイヤ・
カスコードは、高出力インピータンスをもたらすが、電
力消費を大きくするという犠牲を払・う。この場合、他
の回路分枝と並列に、回路分枝をっけ加えることが、電
力消費を増す原因となる。更に、電流Ｉ　ＲＥＦは中央
の回路分校中で、正確に再生されることはない。なぜな
らばトランジスタ（２２）及び（２４）のドレイン−ソ
ース電圧は、本来具るからである。

大きな出力インピータンスを示し、本発明に従って形成
されたＭＯＳカスコード電流ミラーが、第３図に示され
ている。図示された装置は、従来技術の回路と同様、Ｎ
−チャネルＭＯＳデ／へイスを含む。しかし、本発明に
従い形成される電流ミラーは、Ｐ−チャネルデバイスで
形成することができ、この例でＮチャネルデバイスを選
択したことは、単に本発明の実施例を示す目的のためだ
けであることを、理解すべきである。

第３図に示されるように、本発明の電流ミラーは、二つ
だけの回路分枝を含み、第１の分枝は入力基準電流に応
答し、第２の分枝はこの電流を複写し、鏡映された出力
電流を発生する。

第３図の二分枝回路は、第２図の従来技術の正分枝回路
より、電力消費は少い。特に、入力分枝（第３図）は４
個のＭＯＳ）ランジスタ（４０４２，４４）及び（４６
）の直列接続、Ｉ　ＲＥＦ　と示された入力基準電流（
５２）を含む。トランジスタ（４０）のゲートはそのド
１／イン及びトランジスタ（４２）のゲートにも接続さ
れている。トランジスタ（４４）のゲートはトランジス
タ（４０）のソースに接続され、同様にトランジスタ（
４６）のゲートは、ｌ・ランジスタ（４２）のソースに
接続される。本電流ミラーの出力回路分枝は、一対の直
列接続ＭＯ３）ランジスタ（４８）及び（５０）を含む
。トランジスタ（４８）のゲートはトランジスタ（４０
）のソース及びトランジスタ（４４）のゲートに接続さ
れ、この接続は電圧ノードＡと規定され、トランジスタ
（５０）のゲートはトランジスタ（４６）のゲート及び
トランジスタ（４２）のソースに接続され、この接続は
電圧ノードＢと規定される。

基準電流（５２）はトランジスタ（４０）のドレインに
結合され、その後以下で説明するように、出力分枝に沿
ってＩ　０ＩＩ７　として再生Ｓれる。トランジスタ（
４２）はチャネル幅対長さ比Ｚ／Ｌが、他のトランジス
タの３分の１であるように形成されることに注意すべき
である。このように寸法を変える目的は、本発明を実施
する上で重要であり、後に議論する。

第２図に示される回路のように、大きな出力インピーダ
ンスを有する電流ミラーは、ノーＦＡにおいて、ＶＴ　
＋２ＶＯＮに等しい電圧を発生し、ノードＢにおいて、
ＶＴ　＋ｖ（、、、に等しい電圧を発生することから得
られる。これに従い、ノードＣにおける電圧は、トラン
ジスタ（５０）のドレイン−ソース電圧と定義され、Ｖ
ＯＨに等しい。なぜならば、ＶＴ　＋ＶＯＮの電圧効果
がトランジスタ（４４）のゲート及びソース間で起こる
からである。トランジスタ（４６）及び（５ｏ）のゲー
トは共に接続され、ｖ、＋ｙＯＮの同じゲート−ソース
電圧ＶＣＳにより励起されるからである。上で述へたよ
うに、トランジスタ（４６）及び（５０）は同じＶＤＳ
を有し、それはＶＯＮに等しく、規定により同じ電流が
各デバイス中を流れる。従って、Ｉ　ＯＵＴはＩ　ＲＥ
Ｆに等しい。すなわち、出力分枝は入力分枝を流れる電
流の鏡映となる。ノードＡにおける電圧は、Ｖｒ＋２Ｖ
ＯＮにされるから、出力回路分枝は大出力インピーダン
スを示すことになる。

ノードＡ及びＢに必要な電圧を印加することは、以下で
述べるプロセスを用いて実施される。もし、第３図に示
された全てのトランジスタが、ソース−基板接続される
ならば、夫々の閾値電圧ｖＴは、定義により、同じとな
る。

ｖＯＮに等しいトランジスタのＶＯＳを印加することは
、トランジスタ（４２）をその抵抗領域で動作させるこ
とにより、実行できる。この場合、トランジスタ（４０
）及び（４２）のゲートを接続すると、トランジスタ（
４２）をその抵抗領域に追いやる。トランジスタ（４２
）の必要なＺ／Ｌを決めることは、以下の計算により行
なえる。

この場合、トランジスタ（４０）を流れる電流は、トラ
ンジスタ（４２）を流れる電流に等しいと仮定され、Ｖ
ＯＮはトランジスタ（４０）のターン−オン電圧と定義
される。ＭＯＳデバイスの標準的なＩ−Ｖ関係は、次の
ようになる。

−Ｇｏ（Ｚ／Ｌ）＋　（２（ＶＧＳＩ−ＶＴ）ＶＤＳＩ
−Ｖ２ＤＳＩ　）＝−Ｇｏ（Ｚ／Ｌ）２（ＶＧＳ２−Ｖ
Ｔ　）”　（１）ここで、（Ｚ／Ｌ）＋はトランジスタ
（４２）のチャネル定数、ＶＧＳＩ　はトランジスタ（
４２）のゲートーソース電圧、ＶＤＳＩ　はトランジス
タ（４２）のドレイン−ソース電圧、（Ｚ／Ｌ）２　は
トランジスタ（４０）のチャネル定数、ＶＧｌはトラン
ジスタ（４０）のゲートーソース電圧である。

もし、第３図を参照して解るように、 Ｖｃｓ＋　−ＶＴ　＝　２ＶＯＮ　（２）及び ＶＧＳ２−　Ｖｒ　＝　ＶＯＮ　（３）ならば、 Ｖｏｓ＋　＝　Ｖｃｓ＋　−ＶＯＮ２　＝　ＶＯＮ　（
４）第（２）−（４）式を第（１）式に対人し、簡単化
すると、 （Ｚ／Ｌ）＋　〔２（ｖｏＮ）ＶｏＮ−ＶｏＮ２）　＝
（Ｚ／Ｌ）２　（ＶＯＮ　）２’（５）更に簡単化する
と、 （Ｚ／Ｌ）ｌ　（３ＶＯＮ２）　−（Ｚ／Ｌ）２　（Ｖ
２ｏＮ）　（６）又は、 （Ｚ／Ｌ）　＝　１／３（Ｚ／Ｌｈ　（７）となる。

従って、第（７）式に従い、もしトランジスタの全てが
ソース−基板接続で、トランジスタ（４２）が他のトラ
ンジスタ（４０）の３分の１のチャネル定数Ｚ／Ｌを有
するとなるならば、高出力インピーダンスを実現するた
めに必要な、ノードＡ及びＢにおける電圧が、発生する
であろう。もし、トランジスタ（４２）のＺ／Ｌがトラ
ンジスタ（４０）のＺ／Ｌの３分の１以下に形成される
ならば、ノードＡにおける電圧は増加し、従ってトラン
ジスタ（５０）は確実に飽和領域で動作するようになり
、尚大きな出力インピーダンスが得られる。加えて、も
し全てのトランジスタがソース−基板接続ならば、トラ
ンジスタ（４２）の２．／Ｌは、ＶＯＮに等しいトラン
ジスタ（４２）のＶＤＳを発生するのに必要なほど小さ
く作ることができ、更に大きな出力インピーダンスが得
られる。一般に、この装置の出力インピーダンスは、量
９ｍ／ｇｏ２　により定義され、ｑｍは小信号伝達コン
ダクタンスで、９０は小信号出力コンダクタンスと定義
される。加えて、不発朋の構成の出力電圧は、トランジ
スタ（４Ｂ）及び（５０）のソースより僅かに２ＶＯＮ
だけ上に行くことができ、約ｑｍ／ｑｏ２の出力インピ
ーダンスが得られる。

３ＶＯ，の最小出力電圧におけるｇＩ１２７ｇ０３　オ
ーダーの更に大きな出力インピーダンスが、第４図に示
されるように、本発明の別の回路構成により、得ること
ができる。先の実施例と同様、第４図に示された電流ミ
ラーは、入力回路分校と出力回路分枝を含む。入力回路
分枝は６個のＭＯＳトランジスタ（ＥｉＯ−［ｉ８）の
直列接続と、Ｉ　ＲＥＦ　と記される入力基準電流源（
７６）を含む。第４図を参照するとわかるように、トラ
ンジスタ（６０）のゲートは、そのドレイン及びトラン
ジスタ（６２）及び（６４）のゲートに接続される。ト
ランジスタ（６６）のゲートはトランジスタ（６２）の
ソースに接続され、同様に、トランジスタ（６８）のゲ
ートは、トランジスタ（６４）のソースに接続される。

第４図に示された電流ミラーの出力回路分枝は、３個の
ＭＯＳ）ランジスタ（７０−７４）の直列接続を含む。

図から解るように、トランジスタ（７０）のゲー１１よ
、トランジスタ（６０）のソースの接続され、この接続
は電圧ノードＴと定義される。又、トランジスタ（７２
）のゲートは、トランジスタ（６２）のソースとトラン
ジスタ（６６）のゲートの両方に接続される。この接続
は電圧ノーＦ　Ｗと定義される。最後に、電圧ノードＸ
におｌ／Ｘて、トランジスタ（７４）のゲートは、トラ
ンジスタ（６８）のゲートと、トランジスタ（６４）の
ソースの両方に接続される。

本発明の従うと、基準電流（７６）はトランジスタ（６
０）のドレインに結合され、その後出力回路分枝に沿っ
て、Ｉ　ＯＵＴ　として再生される。

トランジスタ（６２）は　１／３Ｚ　／　Ｌのチャネル
定数をもち、トランジスタ（６４）は　１１５Ｚ　／　
Ｌのチャネル定数をもつ。その目的は、約９１１１２／
９０３の出力インピーダンスを得るために、ノードＴＷ
及びＸにおいて必要な電圧を印加することである。

先と同じ方式に従い、ノードＴにおける電圧は、ＶＴ　
＋３ＶｏＮに、ノーＦＷにおける電圧４±ＶＴ＋２ＶＯ
Ｎに、且つノートＸにおける電圧４士Ｖ　ｌ　＋　Ｖ　
ＯＮに等しくなければならない。前述のように、高出力
インピーダンスにおける電流鏡映は、もしトランジスタ
（６８）及び（７４）が同一の特性をもつならば、実現
されるであろう。

ここで、トランジスタ（７４）のＶＤＳと定義されるノ
ードＹにおける電圧は、ＶＯＳに等しくなるであろう。

なぜならば、トランジスタ（７２）　ノゲート及びソー
ス間で、ＶＴ＋ＶＯＮの電圧降下が生じるからである。

トランジスタ（６８）及び（７４）のゲートは共に結合
され、トランジスタ（６４）のソースに接続され、且つ
夫々がＶＯＨに等しい同じＶＤＳをもつから、定義によ
り、トランジスタ（６８）及び（７４）を同じ電流が流
れ、従ってＩ　０ＩＩＴをＩ　ＲＦＦに等しくする。

ノードＴ、Ｗ及びＸにおいて必要な電圧を供給するため
に、第３図に付随して一ヒで述べたのと、同じプロセス
に従わなければならない。やはり、本発明を説明するた
めに、全てのデバイスはソース−基板接続され、それに
よって夫々が同じ閾値電圧ＶＴをもつと仮定される。ト
ランジスタ（６２）及び（６４）のＶＤＳを、ＶＯＮに
等しくすることは、トランジスタ（８２）　及び（６４
）のゲートをトランジスタ（６０）のゲートに接続する
結果、両方のトランジスタを、それらの抵抗領域で動作
させることにより実現される。′トランジスタ（６２）
及び（６４）に必要なＺ／Ｌを決めるために、夫々ＩＩ
’、Ｉ２及びＩ３と定義されるトランジスタ（６４，６
２）及び（６０）を流れる電流は、相互に等しく設定さ
れる。このことは、以下の関係で表わされる。

もし、 ＶＧＳ　＋　−Ｖｒ　＝　３ＶＯＮ　（９）ＶＧＳ２−
ｖｒ＝　２ＶＯＮ　（１０）ＶＧＳ３−　ＶＴ　＝　Ｖ
ＯＮ　（１１）とすると、第４図を参照することにより
、ＶＤＳＩ　＝　ＶＧｓ＋　−ＶＧＳ２　＝　ＶＯＮ　
（１２）ＶＤＳ２　＝　ＶＧＳ２−　ＶＧＳ３　＝　Ｖ
ＯＮ　（１３）となる。第　（９）−（１３）式を第　
（８）式に代入し、簡単化することにより、 （Ｚ／Ｌ）＋　Ｃ２（３ＶｏＮ）Ｖｏｓ−Ｖ２ｏｓ）　
＝（Ｚ／Ｌ）２　（２（２ＶＯＮ）ＶＯＮ−Ｖ２ＯＮ）
　＝（Ｚ／Ｌ）３　（ＶＯＮ　）２（１４）となる。更
に、簡単化することにより、（Ｚ／Ｌｈ　（５Ｖ２［Ｉ
Ｎ）＝　（Ｚ／Ｌ）２　（３Ｖ２ＯＮ）＝（Ｚ／Ｌ）３
　（ｖ２ＯＮ）　（１５）又は、 （Ｚ／Ｌ）＋　＝　１１５（Ｚ／Ｌ）３　（ｉＥｆ）及
び （Ｚ／Ｌ）２　＝　１／３（Ｚ／Ｌ）３　（１７）とな
る。従って、本発明に従うと、もしトランジスタ（８２
）がトランジスタ（６０）の３分のｌのＺ／Ｌを有し、
トランジスタ（６４）がトランジスタ（８０）のそれの
５分の１のＺ／Ｌを有するならば、電圧ＶＴ＋３ＶＯＮ
及びＶＴ＋ＶＯＮをノードＴ、Ｗ及びＸに夫々発生させ
ることができ、それによりｑｍ２／ｇｏ”オーダーの出
力シンピーダンスをもつＭＯ３電流ミラーが得られる。

【図面の簡単な説明】

第１図は基本的な従来技術のＭＯＳカスコードを示す図
、 第２図は３個の別々の回路分枝を含む改善された従来技
術のＭＯＳカスコード電流ミラーを示す図、 第３図は本発明の従い形成されるＭＯ３電流ミラーを示
す図、 第４図は本発明に従い形成される別のＭＯ３電流ミラー
を示す図である。 〔主要部の符号の説明〕 基準電流　−−−−５２又は７６ 第１のトランジスタ　−−−４０又は６゜第２のトラン
ジスタ　−−−４２又は６２第３のトランジスタ　ｍ−
−４４又は６４第４のトランジスタ　−−−４６又は６
６第５のトランジスタ　−一−４８又は８８第６のトラ
ンジスタ　−−−５０又は７゜第７のトランジスタ　−
−−７２ 第８のトランジスタ　−一−７４

Claims (1)

1. 【特許請求の範囲】 １、入力回路分枝及び出力回路分枝を含むＭＯ５１！流
   ミラーにおいて、 入力回路分枝は基準電流に応答し、出力回路分枝は、前
   記基準電流に木質的に等しい出力電流を生成するために
   、基準電流を鏡映し、前記入力回路分枝は直列接続され
   た４＠のＭＯＳ）ランジスタを含み、夫々はゲート、ソ
   ース及びドし・イン電極を有し、第１のトランジスタの
   ドレインは前記基準電流に応答し、第１のトランジスタ
   のゲートは第１のトランジスタのドレイン及び第２のト
   ランジスタのゲートに接続され、第３のトランジスタの
   ゲートは第１のトランジスタのソース及び第２のトラン
   ジスタのドレインに接続され、第４のトランジスタのゲ
   ートは、第２のトランジスタのソース及び第３のトラン
   ジスタのドレインに接続され、 前記出力回路分枝は直列接続された第５及び第６のＭＯ
   Ｓ）ランジスタを含み、夫々がゲート、ソース、及びド
   レイン電極を有し、第５のトランジスタのゲートは第１
   のトランジスタのソースに接続され、第６のトランジス
   タのゲートは、第４のトランジスタのゲートに接続され
   、 第２のトランジスタのチャネル定数は、他の５個のトラ
   ンジスタのチャネル定数の値のせいぜい３分の１で、他
   の５個のトランジスタの夫々は、木質的に同一のチャネ
   ル定数を有し、そのようなチャネル定数はトランジスタ
   チャネル長で割ったトランジスタチャネル幅により、定
   義されることを特徴とするＭＯＳ電流ミラー。 ２、入力回路分枝及び出力回路分枝を含むＭＯＳ電流ミ
   ラーにおいて、 前記入力回路分枝は基準電流に応答し、出力回路分枝は
   、前記基準電流に本質的に等しい出力電流を生成するた
   めに、基準電流を鏡映し、前記入力回路分枝は、直列接
   続された５個のＭＯＳトランジスタを含み、夫々ゲート
   、ソース及びドレイン電極を有し、第１のトランジスタ
   のドレインは、前記基準電流に応答し、第１のトランジ
   スタのゲートは第１のトランジスタのトレイン及び第２
   及び第３のトランジスタのゲートに接続され、第４のト
   ランジスタのゲートは、第２のトランジスタのソース及
   び第３のトランジスタのドレインに接続され、第５のト
   ランジスタのゲートは第３のトランジスタのソース及び
   第４のトランジスタのドレインに接続され、 前記出力回路分枝は直列接続された第６、第７及び第８
   のＭＯＳ）ランジスタを含み、夫々はゲート、ソース及
   びドレイン電極を有し、第６のトランジスタのゲートは
   、第１のトランジスタのソースに接続され、第７のトラ
   ンジスタのゲートは、第３のトランジスタのドレインに
   接続され、第８のトランジスタのゲートは、第５のトラ
   ンジスタのゲートに接続され、 第２及び第３のトランジスタのチャネル定数は、他の６
   個のトランジスタのチャネル定数の、夫々せいぜい３分
   の１及び５分の１で、他の６個のトランジスタの夫々は
   、木質的に同一のチャネル定数を有し、そのようなチャ
   ネル定数はトランジスタチャネル長で割ったトランジス
   タチャネル幅により定義ぎれることを特徴とするＭＯ３
   電流ミラー。