JPH03206981A - タイミング検証方法 - Google Patents
タイミング検証方法Info
- Publication number
- JPH03206981A JPH03206981A JP2002830A JP283090A JPH03206981A JP H03206981 A JPH03206981 A JP H03206981A JP 2002830 A JP2002830 A JP 2002830A JP 283090 A JP283090 A JP 283090A JP H03206981 A JPH03206981 A JP H03206981A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- timing verification
- circuit
- timing
- verification
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気回路、電子回路の設計におけるタイミン
グ検証方法に関するものである。
グ検証方法に関するものである。
第４図は、非同期回路についての従来のタイミング検証
方法を説明するための機能ブロック図である。第４図は
、タイミング検証を行なう回路の各素子間の接続関係や
、各素子の遅延時間などの記述（以下「ネットリスト」
という）を作威するネノトリスト作戒ブロック１と、タ
イミング検証を行なう回路の人力端子に印加する信号の
パターンを作威する人力パターン作戒ブロック２と、論
理シミュレーションプログラムにより論理検証を行なう
論理検証ブロック３と、タイミング検証プログラムを用
いて論理シミュレーシゴンの結果の信号変化によりタイ
ξング検証を行なうタイミング検証ブロフク４と、タイ
ミング検証の結果を表示するタイξング検証結果表示ブ
ロック５とから戒る。
方法を説明するための機能ブロック図である。第４図は
、タイミング検証を行なう回路の各素子間の接続関係や
、各素子の遅延時間などの記述（以下「ネットリスト」
という）を作威するネノトリスト作戒ブロック１と、タ
イミング検証を行なう回路の人力端子に印加する信号の
パターンを作威する人力パターン作戒ブロック２と、論
理シミュレーションプログラムにより論理検証を行なう
論理検証ブロック３と、タイミング検証プログラムを用
いて論理シミュレーシゴンの結果の信号変化によりタイ
ξング検証を行なうタイミング検証ブロフク４と、タイ
ミング検証の結果を表示するタイξング検証結果表示ブ
ロック５とから戒る。
次に動作について説明する。タイミング検証実行時には
、まず、ブロック１により、タイミング検証を行なう回
路のネットリストを作戒する。それと共に、タイミング
検証を行なう回路の入力端子に入力信号を印加した時の
回路の動作を模擬するための入力信号のパターンを入力
パターン作戒プロフク２により作或する。その後、論理
シミュレーションプログラムは、入力パターンとネット
リストを基に、論理シミュレーションを行なう。
、まず、ブロック１により、タイミング検証を行なう回
路のネットリストを作戒する。それと共に、タイミング
検証を行なう回路の入力端子に入力信号を印加した時の
回路の動作を模擬するための入力信号のパターンを入力
パターン作戒プロフク２により作或する。その後、論理
シミュレーションプログラムは、入力パターンとネット
リストを基に、論理シミュレーションを行なう。
論理シ旦ユレーシッンより得られた各信号の変化時間の
各信号間の関係を基にタイξング検証プログラムを用い
てタイξング検証を行ない、その絆果をタイくング検証
結果表示プロソク５により笥測する。
各信号間の関係を基にタイξング検証プログラムを用い
てタイξング検証を行ない、その絆果をタイくング検証
結果表示プロソク５により笥測する。
従来のタイミング検証方法は以上のように構惑されてい
るので、非同期回路のタイミング検証苓行なう場合、人
力端子に入力信号を印加した回周の動作を模擬し、各信
号の変化時間の関係を調＾ることか必要で、タイ壽ング
検証のために論理シごユレーションを行なわなければな
らないという問題があった。
るので、非同期回路のタイミング検証苓行なう場合、人
力端子に入力信号を印加した回周の動作を模擬し、各信
号の変化時間の関係を調＾ることか必要で、タイ壽ング
検証のために論理シごユレーションを行なわなければな
らないという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、論理シミュレーションや論理シ
ミュレーション結果の利用を必事とすることな《、ネ・
冫トリストとタイミング検翻の仕様を与えるだけで、タ
イξング検証を行なうことのできるタイミング検証方法
を得ることに決る。
の目的とするところは、論理シミュレーションや論理シ
ミュレーション結果の利用を必事とすることな《、ネ・
冫トリストとタイミング検翻の仕様を与えるだけで、タ
イξング検証を行なうことのできるタイミング検証方法
を得ることに決る。
このような目的を達戒するために本発明は、電気回路に
おいてフリソプフロップ、ランチ、メモリ等の記憶素子
に対するデータ信号と制御信号の両方を同一の信号源又
は異なる信号源から生成し、誤りの発生する可能性のあ
る信号の変化・回路接続を指摘して修正のための情報を
提供するようにしたものである。
おいてフリソプフロップ、ランチ、メモリ等の記憶素子
に対するデータ信号と制御信号の両方を同一の信号源又
は異なる信号源から生成し、誤りの発生する可能性のあ
る信号の変化・回路接続を指摘して修正のための情報を
提供するようにしたものである。
本発明においては、論理シミュレーションや論理シミュ
レーション結果の利用を必要としない。
レーション結果の利用を必要としない。
本発明によるタイミング検証方法は、フリソプフロップ
、ランチ、メモリ等の記憶素子に対するデータ信号と制
御信号の両方を同一の信号源又は異なる信号源から生或
している回路構或に対して、そのデータ信号と制御信号
の関係情報を与えることにより、論理シミュレーション
や論理シミュレーション結果の利用を必要とせずに、タ
イミング上の設計誤りの発生する可能性のある信号の変
化・回路接続を指摘して回路修正のための情報を提供で
きるようにしたものである。
、ランチ、メモリ等の記憶素子に対するデータ信号と制
御信号の両方を同一の信号源又は異なる信号源から生或
している回路構或に対して、そのデータ信号と制御信号
の関係情報を与えることにより、論理シミュレーション
や論理シミュレーション結果の利用を必要とせずに、タ
イミング上の設計誤りの発生する可能性のある信号の変
化・回路接続を指摘して回路修正のための情報を提供で
きるようにしたものである。
以下、本発明の実施例を図を用いて説明する。
第１図は、本発明によるタイミング検証方法の一実施例
を説明するための機能ブロソク図である。
を説明するための機能ブロソク図である。
第１図は、タイミング検証を行なう回路のネソトリスト
を作成するネットリスト作戒ブロック１と、タイミング
検証プログラムによりタイミング検証を行なうタイミン
グ検証ブロック４と、タイミング検証の結果を表示する
タイミング検証結果表示ブロソク５と、特定の信号間の
関係情報を与える信号間関係情報作戒ブロック６とから
威る。
を作成するネットリスト作戒ブロック１と、タイミング
検証プログラムによりタイミング検証を行なうタイミン
グ検証ブロック４と、タイミング検証の結果を表示する
タイミング検証結果表示ブロソク５と、特定の信号間の
関係情報を与える信号間関係情報作戒ブロック６とから
威る。
次に動作について説明する。まず、プロソク１により、
タイミング検証を行なう回路のネットリストを作或する
。タイミング検証プログラムは、ブロック１により作威
したネットリストを基に、第２図のような回路構威にな
っている部分回路を検索する。つまり、１つの信号源７
から何らかの組合せ回路８を経て、フリップフロフブ、
ランチ、メモリ等の記憶素子９のデータ信号ａと制御信
号ｂの信号線に至る回路構或になっている部分回路を検
索する。この部分回路が検索されると、信号源７からデ
ータ信号ａ、制御信号ｂの信号線に至る経路を算出し、
タイミング上の設計誤りの発生する可能性のある信号の
変化・回路接続を指摘する。
タイミング検証を行なう回路のネットリストを作或する
。タイミング検証プログラムは、ブロック１により作威
したネットリストを基に、第２図のような回路構威にな
っている部分回路を検索する。つまり、１つの信号源７
から何らかの組合せ回路８を経て、フリップフロフブ、
ランチ、メモリ等の記憶素子９のデータ信号ａと制御信
号ｂの信号線に至る回路構或になっている部分回路を検
索する。この部分回路が検索されると、信号源７からデ
ータ信号ａ、制御信号ｂの信号線に至る経路を算出し、
タイミング上の設計誤りの発生する可能性のある信号の
変化・回路接続を指摘する。
上記実施例では、同一の信号源からフリソブフロソブ、
ラッチ、メモリ等の記憶素子に対するデータ信号ａと制
御信号ｂの両方を生戒する回路構或に対するタイ稟ング
検証の例を示したが、第３図に示す信号源１０と信号源
１１のように、異なる信号源からデータ信号ａと制御信
号ｂを生戒している回路構或に対しても信号間関係情報
作戒ブロック６を利用することによりタイミング検証が
可能となる。この場合、信号源１０と信号源１１の関係
情報を信号間関係情報作或ブロック６により記述してお
くことにより、第１の実施例と同様に、データ信号ａと
制御信号ｂの信号線に至る経路を算出し、タイミング上
の設計誤りの発生する可能性のある信号の変化・回路接
続を指摘する。
ラッチ、メモリ等の記憶素子に対するデータ信号ａと制
御信号ｂの両方を生戒する回路構或に対するタイ稟ング
検証の例を示したが、第３図に示す信号源１０と信号源
１１のように、異なる信号源からデータ信号ａと制御信
号ｂを生戒している回路構或に対しても信号間関係情報
作戒ブロック６を利用することによりタイミング検証が
可能となる。この場合、信号源１０と信号源１１の関係
情報を信号間関係情報作或ブロック６により記述してお
くことにより、第１の実施例と同様に、データ信号ａと
制御信号ｂの信号線に至る経路を算出し、タイミング上
の設計誤りの発生する可能性のある信号の変化・回路接
続を指摘する。
以上説明したように本発明は、電気回路においてフリッ
プフロンプ、ランチ、メモリ等の記憶素子に対するデー
タ信号と制御信号の両方を同一の信号源又は異なる信号
源から生成し、誤りの発生する可能性のある信号の変化
・回路接続を指摘して修正のための情報を提供するよう
にしたことにより、論理シミュレーションや論理シミュ
レーション結果の利用を必要とせず、ネソトリストとタ
イミング検証の仕様を与えるだけでタイミング検証を行
なうことができる効果がある。
プフロンプ、ランチ、メモリ等の記憶素子に対するデー
タ信号と制御信号の両方を同一の信号源又は異なる信号
源から生成し、誤りの発生する可能性のある信号の変化
・回路接続を指摘して修正のための情報を提供するよう
にしたことにより、論理シミュレーションや論理シミュ
レーション結果の利用を必要とせず、ネソトリストとタ
イミング検証の仕様を与えるだけでタイミング検証を行
なうことができる効果がある。
第１図は本発明によるタイミング検証方法の一実施例を
説明するための機能ブロフク図、第２図および第３図は
タイミング検証を行なう回路の例を示す模式図、第４図
は従来のタイミング検証方法を説明するための機能ブロ
ック図である。
説明するための機能ブロフク図、第２図および第３図は
タイミング検証を行なう回路の例を示す模式図、第４図
は従来のタイミング検証方法を説明するための機能ブロ
ック図である。
Claims (1)
- 電気回路においてフリップフロップ、ラッチ、メモリ等
の記憶素子に対するデータ信号と制御信号の両方を同一
の信号源又は異なる信号源から生成し、誤りの発生する
可能性のある信号の変化・回路接続を指摘して修正のた
めの情報を提供することを特徴とするタイミング検証方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002830A JPH03206981A (ja) | 1990-01-09 | 1990-01-09 | タイミング検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002830A JPH03206981A (ja) | 1990-01-09 | 1990-01-09 | タイミング検証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03206981A true JPH03206981A (ja) | 1991-09-10 |
Family
ID=11540338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002830A Pending JPH03206981A (ja) | 1990-01-09 | 1990-01-09 | タイミング検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03206981A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016090265A (ja) * | 2014-10-30 | 2016-05-23 | ルネサスエレクトロニクス株式会社 | 故障診断システム、故障診断方法および故障診断プログラム |
-
1990
- 1990-01-09 JP JP2002830A patent/JPH03206981A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016090265A (ja) * | 2014-10-30 | 2016-05-23 | ルネサスエレクトロニクス株式会社 | 故障診断システム、故障診断方法および故障診断プログラム |
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