JPH03207117A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH03207117A JPH03207117A JP2001929A JP192990A JPH03207117A JP H03207117 A JPH03207117 A JP H03207117A JP 2001929 A JP2001929 A JP 2001929A JP 192990 A JP192990 A JP 192990A JP H03207117 A JPH03207117 A JP H03207117A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/18—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using galvano-magnetic devices, e.g. Hall-effect devices
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
レベル変換回路に係り、詳しくはＥＣＬ論理レベルをＣ
ａＡｓ論理レベルに変換する変換回路に関し、 ＥＣＬ論１レベルからＧａＡｓ論理レベルにレベル変換
を行う際、マージンが不足することなく安定したレベル
変換を行うことができ、しかも高速化を図ることを目的
とし、 ＥＣＬ半導体デバイスの高電圧用の第１のＮｔｉと、Ｅ
ＣＬ半導体デバイスの低電圧用の第２の電源と、第１の
電源の電位より高い第３の電源と、第３の電源と第２の
電源との間に設けられ、エミッタ結合したトランジスタ
と、前記トランジスタの各コレクタ端子と前記第３のＮ
．Ｒと間に接続した抵抗と、前記トランジスタのエミッ
タ端子と前記第２の電源との間に接続した定電流源とか
らなり、ＥＣＬ論理レベルの入力信号を前記トランジス
タのヘース端子に入力するＥＣＬ回路部と、第３の電源
と第ｌの電源との間に設けられ、前記ＥＣＬ回路部のト
ランジスタのいずれか一方のコレクタ端子の電位が予め
定めた電位まで低下しないようにクランプするクランプ
回路部と、第３の電源と第１の電源との間に設けられ、
コレクタ端子が第３の電源に接続され、ベース端子がク
ランプ回路にて電圧制御されたトランジスタのコレクタ
端子に接続された出力トランジスタとそのトランジスタ
のエミッタ端子が終端抵抗を介して第１のｔａに接続さ
れ、前記エミッタ端子から出力信号を出力する出力ハノ
ファ部とで構威した。
ａＡｓ論理レベルに変換する変換回路に関し、 ＥＣＬ論１レベルからＧａＡｓ論理レベルにレベル変換
を行う際、マージンが不足することなく安定したレベル
変換を行うことができ、しかも高速化を図ることを目的
とし、 ＥＣＬ半導体デバイスの高電圧用の第１のＮｔｉと、Ｅ
ＣＬ半導体デバイスの低電圧用の第２の電源と、第１の
電源の電位より高い第３の電源と、第３の電源と第２の
電源との間に設けられ、エミッタ結合したトランジスタ
と、前記トランジスタの各コレクタ端子と前記第３のＮ
．Ｒと間に接続した抵抗と、前記トランジスタのエミッ
タ端子と前記第２の電源との間に接続した定電流源とか
らなり、ＥＣＬ論理レベルの入力信号を前記トランジス
タのヘース端子に入力するＥＣＬ回路部と、第３の電源
と第ｌの電源との間に設けられ、前記ＥＣＬ回路部のト
ランジスタのいずれか一方のコレクタ端子の電位が予め
定めた電位まで低下しないようにクランプするクランプ
回路部と、第３の電源と第１の電源との間に設けられ、
コレクタ端子が第３の電源に接続され、ベース端子がク
ランプ回路にて電圧制御されたトランジスタのコレクタ
端子に接続された出力トランジスタとそのトランジスタ
のエミッタ端子が終端抵抗を介して第１のｔａに接続さ
れ、前記エミッタ端子から出力信号を出力する出力ハノ
ファ部とで構威した。
［産業上の利用分野］
本発明はレベル変換回路に係り、詳しくはＥＣＬ論理レ
ベルをＧａＡｓ論理レベルに変換する変換回路に関する
ものである。
ベルをＧａＡｓ論理レベルに変換する変換回路に関する
ものである。
化合物半導体の技術ではガリウム・ひ素（ＧａＡｓ）を
用いた集積回路の高集積化・大規模化が望まれている。
用いた集積回路の高集積化・大規模化が望まれている。
しかし、ＧａＡｓのみでシステムを構威することはいま
だ難し《、実用化の方法として既存の高速で動作するＥ
ＣＬ回路等の回路と併用している。そこで、ＥＣＬ論理
レベルをＧａＡｓ論理レベルに変換するためのレベル変
換回路が必要となる。
だ難し《、実用化の方法として既存の高速で動作するＥ
ＣＬ回路等の回路と併用している。そこで、ＥＣＬ論理
レベルをＧａＡｓ論理レベルに変換するためのレベル変
換回路が必要となる。
［従来の技術Ｉ
ＥＣＬ論理レベルからＧａＡｓ論理レベルに変換する場
合、第２図に示すようにＧａＡｓデバイスｌ内にレベル
変換回路として入力バノファ２を設け、その入カバンフ
ァ２にてＥＣＬデバイス３に備エたＥＣＬ出力バソファ
４からの出力レベル（ＥＣＬ論理レベル）をＧａＡｓ論
理レベルに変換させてＧａＡｓ内部ゲート回路５に出力
させていた。
合、第２図に示すようにＧａＡｓデバイスｌ内にレベル
変換回路として入力バノファ２を設け、その入カバンフ
ァ２にてＥＣＬデバイス３に備エたＥＣＬ出力バソファ
４からの出力レベル（ＥＣＬ論理レベル）をＧａＡｓ論
理レベルに変換させてＧａＡｓ内部ゲート回路５に出力
させていた。
又、ＧａＡｓデバイス１はＶｏｏ（＝＋２ボルト）ＧＮ
Ｄ （＝Ｏボルト）の２電源で、ＥＣＬデバイス３はＧ
ＮＤ （＝０ボルト）、ＶＴ （一一２ボルト）及び
■。（＝−５．２ボルト）の３ｔｉｌ！である。従って
、ＥＣＬデバイス３とＧａＡｓデバイス１とをインター
フエイスする方法としてはＧａＡｓデバイス１において
マイナス電源Ｖ ｓ ｓを１つ追加し、そのＧＮＤとＶ
ＳＳとでＧａＡｓデバイス１の電源を構戒する第１の方
法と、ＶＤＤをＥＣＬデバイス３のＧＮＤ電源にし、Ｇ
ＮＤをＥＣＬデバイス３のＶｔ電源にする第２の方法が
ある。
Ｄ （＝Ｏボルト）の２電源で、ＥＣＬデバイス３はＧ
ＮＤ （＝０ボルト）、ＶＴ （一一２ボルト）及び
■。（＝−５．２ボルト）の３ｔｉｌ！である。従って
、ＥＣＬデバイス３とＧａＡｓデバイス１とをインター
フエイスする方法としてはＧａＡｓデバイス１において
マイナス電源Ｖ ｓ ｓを１つ追加し、そのＧＮＤとＶ
ＳＳとでＧａＡｓデバイス１の電源を構戒する第１の方
法と、ＶＤＤをＥＣＬデバイス３のＧＮＤ電源にし、Ｇ
ＮＤをＥＣＬデバイス３のＶｔ電源にする第２の方法が
ある。
一方、第３の方法としてＥＣＬデバイス３において、Ｇ
ＮＤをＧａＡｓデバイス１の■。，電源にし、■アをＧ
ａＡｓデバイス１のＧＮＤ電源にする方法がある。
ＮＤをＧａＡｓデバイス１の■。，電源にし、■アをＧ
ａＡｓデバイス１のＧＮＤ電源にする方法がある。
［発明が解決しようとする課題］
しかしながら、インターフェイスにおける第１の方法の
場合には余分な電源を使用することから回路設計上複雑
かつ面倒になるとともに不利となる。又、第２の方法の
場合にはＧａＡｓデバイス１のＧａＡｓ論理レベルは低
電源（ＧＮＤ）に依存するため、その低電源がＥＣＬデ
バイス３の変動の影響を受け易いＶＴ電源に置き換えら
れる結果、ＧａＡｓ論理レベルの電源依存が大きくなり
レベル変換回路のマージンがなくなってしまう問題が生
しる。
場合には余分な電源を使用することから回路設計上複雑
かつ面倒になるとともに不利となる。又、第２の方法の
場合にはＧａＡｓデバイス１のＧａＡｓ論理レベルは低
電源（ＧＮＤ）に依存するため、その低電源がＥＣＬデ
バイス３の変動の影響を受け易いＶＴ電源に置き換えら
れる結果、ＧａＡｓ論理レベルの電源依存が大きくなり
レベル変換回路のマージンがなくなってしまう問題が生
しる。
さらに、第３の方法の場合には第２の方法に対して＠述
したレベル変換回路のマージンは向上するが、ＥＣＬデ
バイス３においてそのＧＮＤがＧａＡｓデバイス１の■
。ｎＴＪ源に置き換えられるため、ＥＣＬデバイス３自
体がＧａＡｓデバイス１のＶＤＤ電源に依存することに
なり、ＥＣＬ論理レベルのマージンが不足するという新
たな問題が生しる。
したレベル変換回路のマージンは向上するが、ＥＣＬデ
バイス３においてそのＧＮＤがＧａＡｓデバイス１の■
。ｎＴＪ源に置き換えられるため、ＥＣＬデバイス３自
体がＧａＡｓデバイス１のＶＤＤ電源に依存することに
なり、ＥＣＬ論理レベルのマージンが不足するという新
たな問題が生しる。
又、これら従来の方法においては、ＧａＡｓデバイス１
に入力ハノファ２を設け、ＥＣＬデバイス３に出力ハ，
ファ４を設けていることから、そのハノファ２．４が設
けられている分だけ動作速度が遅くなり高速化を図る上
で問題となる。
に入力ハノファ２を設け、ＥＣＬデバイス３に出力ハ，
ファ４を設けていることから、そのハノファ２．４が設
けられている分だけ動作速度が遅くなり高速化を図る上
で問題となる。
本発明は上記問題点を解消するためになされたものであ
って、その目的はＥＣＬ論理レベルからＧａＡｓ論理レ
ベルにレベル変換を行う隙、動作マージンが不足するこ
となく安定したレベル変換を行うことができ、しかも高
速化を図ることができるレベル変換回路を提供すること
にある。
って、その目的はＥＣＬ論理レベルからＧａＡｓ論理レ
ベルにレベル変換を行う隙、動作マージンが不足するこ
となく安定したレベル変換を行うことができ、しかも高
速化を図ることができるレベル変換回路を提供すること
にある。
［課題を解決するための手段］
本発明は上記目的を達戒するために、ＥＣＬ半導体デバ
イスの高電圧用の第１の電源と、ＥＣＬ半導体デバイス
の低電圧用の第２の電源と、第１の電源の電位より高い
第３の電源と、第３の電源と第２の電源との間に設けら
れ、エミッタ結合したトランジスタと、前記トランジス
タの各コレクタ端子と前記第３の電源と間に接続した抵
抗と、前記トランジスタのエミッタ端子と前記第２の電
源との間に接続した定電ｆ．ａとからなり、ＥＣＬ論理
レベルの入力信号を前記トランジスタのヘース端子に入
力するＥＣＬ回路部と、第３の電源と第ｌの電源との間
に設けられ、前記ＥＣＬ回路部のトランジスタのいずれ
か一方のコレクタ端子の電位が予め定めた電位まで低下
しないようにクランプするクランプ回路部と、第３の電
源と第１の電源との間に設けられ、コレクタ端子が第３
の電源に接続され、ベース端子がクランプ回路にて電圧
制御されたトランジスタのコレクタ端子に接続された出
力トランジスタとそのトランジスタのエミンク端子が終
端抵抗を介して第１の電源に接続され、前記工ξンタ端
子から出力信号を出力する出力ハソファ部とを設けた。
イスの高電圧用の第１の電源と、ＥＣＬ半導体デバイス
の低電圧用の第２の電源と、第１の電源の電位より高い
第３の電源と、第３の電源と第２の電源との間に設けら
れ、エミッタ結合したトランジスタと、前記トランジス
タの各コレクタ端子と前記第３の電源と間に接続した抵
抗と、前記トランジスタのエミッタ端子と前記第２の電
源との間に接続した定電ｆ．ａとからなり、ＥＣＬ論理
レベルの入力信号を前記トランジスタのヘース端子に入
力するＥＣＬ回路部と、第３の電源と第ｌの電源との間
に設けられ、前記ＥＣＬ回路部のトランジスタのいずれ
か一方のコレクタ端子の電位が予め定めた電位まで低下
しないようにクランプするクランプ回路部と、第３の電
源と第１の電源との間に設けられ、コレクタ端子が第３
の電源に接続され、ベース端子がクランプ回路にて電圧
制御されたトランジスタのコレクタ端子に接続された出
力トランジスタとそのトランジスタのエミンク端子が終
端抵抗を介して第１の電源に接続され、前記工ξンタ端
子から出力信号を出力する出力ハソファ部とを設けた。
［作用］
ＥＣＬ論理レベルの入力信号にてそのＥＣＬ回路部のト
ランジスタがオンされたとき、そのオンされたトランジ
スタのコレクタ端子の電位が予め定めた電位まで低下し
ないようにクランプ回路にてクランブされる。従って、
出力バソファ部のトランジスタはオフしそのエミフタ端
子は第１の電源の電位となる。
ランジスタがオンされたとき、そのオンされたトランジ
スタのコレクタ端子の電位が予め定めた電位まで低下し
ないようにクランプ回路にてクランブされる。従って、
出力バソファ部のトランジスタはオフしそのエミフタ端
子は第１の電源の電位となる。
一方、ＥＣＬ論理レベルの入力信号にてそのＥＣＬ回路
部のトランジスタがオフされたとき、そのオフされたト
ランジスタのコレクク端子の電位は上昇する。従って、
出力パッファ部のトランジスタはオンし、そのトランジ
スタのエミッタ端子の電位はその時のベース電位からベ
ース・エミッタ間電圧を引いた値となる。
部のトランジスタがオフされたとき、そのオフされたト
ランジスタのコレクク端子の電位は上昇する。従って、
出力パッファ部のトランジスタはオンし、そのトランジ
スタのエミッタ端子の電位はその時のベース電位からベ
ース・エミッタ間電圧を引いた値となる。
［実施例１
以下、本発明を具体化したレベル変換回路の一実施例を
図面に従って説明する。
図面に従って説明する。
第１図はシリコン半導体上に形威されたＥＣＬデバイス
３に設けられたレベル変換回路を示し、エミッタ結合さ
れたトランジスタＴ１、Ｔ２はコレクタ端子がそれぞれ
抵抗Ｒ１、Ｒ２を介して配線Ｌｌに接続され、エミッタ
端子が共通のトランジスタＴ３、抵抗Ｒ３等からなる公
知の定電流源を介して配線Ｌ２に接続されている。そし
て、トランジスタＴ１のヘース端子には図示しないＥＣ
Ｌ内部ゲート回路からのＥＣＬ論理レベルの論理信号ｖ
，．４が入力され、トランジスタＴ２のヘース端子には
レファレンス電圧■．が入力されるようになっている。
３に設けられたレベル変換回路を示し、エミッタ結合さ
れたトランジスタＴ１、Ｔ２はコレクタ端子がそれぞれ
抵抗Ｒ１、Ｒ２を介して配線Ｌｌに接続され、エミッタ
端子が共通のトランジスタＴ３、抵抗Ｒ３等からなる公
知の定電流源を介して配線Ｌ２に接続されている。そし
て、トランジスタＴ１のヘース端子には図示しないＥＣ
Ｌ内部ゲート回路からのＥＣＬ論理レベルの論理信号ｖ
，．４が入力され、トランジスタＴ２のヘース端子には
レファレンス電圧■．が入力されるようになっている。
配線Ｌ１はこのレベル変換回路に対してのみ設けられて
いて２ポルトの電源■Ｄｏが印加されている。従って、
ＥＣＬデバイス３内のＥＣＬ内部ゲート回路には電源■
。。が供給されることはない。
いて２ポルトの電源■Ｄｏが印加されている。従って、
ＥＣＬデバイス３内のＥＣＬ内部ゲート回路には電源■
。。が供給されることはない。
又、配線Ｌ２は已ＣＬデバイス３内の各ＥＣＬ内部ゲー
トと共用する−５．２ボルトの電源Ｖ−が印加されるよ
うになっている。
トと共用する−５．２ボルトの電源Ｖ−が印加されるよ
うになっている。
トランジスタＴ１、Ｔ２のコレクタ端子とそれぞれ抵抗
Ｒ１、Ｒ２の配線間において抵抗Ｒ４ダイオードＴ４，
Ｔ５とからなる温度係数調整回路が設けられている。
Ｒ１、Ｒ２の配線間において抵抗Ｒ４ダイオードＴ４，
Ｔ５とからなる温度係数調整回路が設けられている。
トランジスタＴ２のコレクタ端子にはトランジスタＴ９
のヘース端子が接続され、そのトランジスタＴ９のコレ
クタ端子は配線ＬＬに接続されている。トランジスタＴ
９のエミノタ端子はオープンエミノタとなっていて、Ｅ
ＣＬデバイス３の外部出力端子に接続され、その外部出
力端子とグランド（一〇ボルト）となるＧＮＤ外部端子
との間に外付終端抵抗ＲＴが接続されている。
のヘース端子が接続され、そのトランジスタＴ９のコレ
クタ端子は配線ＬＬに接続されている。トランジスタＴ
９のエミノタ端子はオープンエミノタとなっていて、Ｅ
ＣＬデバイス３の外部出力端子に接続され、その外部出
力端子とグランド（一〇ボルト）となるＧＮＤ外部端子
との間に外付終端抵抗ＲＴが接続されている。
配線し１と配線Ｌ３間には抵抗Ｒ５及びダイオードＴ６
，Ｔ７が直列に接続され、その抵抗Ｒ５とダイオードＴ
６との接続点にはトランジスタＴ８のベース端子が接続
されている。トランジスタＴ８は抵抗Ｒ５及びダイオー
ドＴ６，Ｔ７とでクランブ回路を構威し、そのコレクタ
端子は配線ＬＬに接続され、エミッタ端子は前記トラン
ジスタＴ２のコレクタ端子に接続されている。
，Ｔ７が直列に接続され、その抵抗Ｒ５とダイオードＴ
６との接続点にはトランジスタＴ８のベース端子が接続
されている。トランジスタＴ８は抵抗Ｒ５及びダイオー
ドＴ６，Ｔ７とでクランブ回路を構威し、そのコレクタ
端子は配線ＬＬに接続され、エミッタ端子は前記トラン
ジスタＴ２のコレクタ端子に接続されている。
ダイオードＴ６，Ｔ７はダイオードＴ４，Ｔ５とともに
各トランジスタＴ１〜Ｔ３，Ｔ８，Ｔ９と同様にシリコ
ン半導体上に形戒されたトランジスタのベース端子とコ
レクタ端子とを接続して構威したものである。又、配線
Ｌ３はＥＣＬデバイス３内の各ＥＣＬ内部ゲート回路と
共用していて、一端が前記ＧＮＤ外部端子に接続されて
いる。
各トランジスタＴ１〜Ｔ３，Ｔ８，Ｔ９と同様にシリコ
ン半導体上に形戒されたトランジスタのベース端子とコ
レクタ端子とを接続して構威したものである。又、配線
Ｌ３はＥＣＬデバイス３内の各ＥＣＬ内部ゲート回路と
共用していて、一端が前記ＧＮＤ外部端子に接続されて
いる。
次に、上記のように構威したレベル変換回路の作用につ
いて説明する。
いて説明する。
ＥＣＬ内部ゲート回路からトランジスタＴｌのヘース端
子にレファレンス電圧■Ｉｌ！ｌより低いＥＣＬ論理レ
ベルの論理信号ＶＩＮが入力されると、トランジスタＴ
２がオン状態となり、抵抗Ｒ２の電圧降下が大きくなる
。接続点ａの電位は下がりトランジスタＴ９をカントオ
フする。この時、トランジスタＴ９のヘース電位はクラ
ンプ回路にて配線Ｌ３の電位（（１，ＮＤ＝Ｏポルト）
からトランジスタ１個分の電位（ベース・エミッタ間電
圧）に？ランプされるため、外部出力端子はＧＮＤ （
＝０ボルト）にクランプされる。従って、この場合には
ＥＣＬ論理Ｌｏｗレベルの論理信号Ｖ １ Ｈに対して
ＧａＡｓ論理Ｌｏｗレベルの論理信号■。ＬＩＴを出力
する。
子にレファレンス電圧■Ｉｌ！ｌより低いＥＣＬ論理レ
ベルの論理信号ＶＩＮが入力されると、トランジスタＴ
２がオン状態となり、抵抗Ｒ２の電圧降下が大きくなる
。接続点ａの電位は下がりトランジスタＴ９をカントオ
フする。この時、トランジスタＴ９のヘース電位はクラ
ンプ回路にて配線Ｌ３の電位（（１，ＮＤ＝Ｏポルト）
からトランジスタ１個分の電位（ベース・エミッタ間電
圧）に？ランプされるため、外部出力端子はＧＮＤ （
＝０ボルト）にクランプされる。従って、この場合には
ＥＣＬ論理Ｌｏｗレベルの論理信号Ｖ １ Ｈに対して
ＧａＡｓ論理Ｌｏｗレベルの論理信号■。ＬＩＴを出力
する。
一方、ＥＣＬ内部ゲート回路からトランジスタＴ１のヘ
ース端子にレファレンス電圧Ｖ■より高いＥＣＬ論理レ
ベルの論理信号ＶＩＮが入力されると、トランジスタＴ
１がオン状態となり、トランジスタＴ２はオフ状態とな
る。その結果、接続点ａの電位（ヘース電圧）は上がり
トランジスタＴ９はオンする。即ち、この時トランジス
タＴ９のヘース電圧は電源ＶＤＤから抵抗Ｒ２の電圧降
下分の電位となり、外部出力端子の電圧はそれからトラ
ンジスタＴ９のヘース・工貴ツタ間電圧分だけ低い値と
なる。従って、この場合にはＥＣＬ論理Ｈｉｇｈレベル
の論理信号■ＩＮに対して高いＧａＡｓ論理Ｈｉｇｈレ
ベルの論理信号■。ＬＩＴを出力する。
ース端子にレファレンス電圧Ｖ■より高いＥＣＬ論理レ
ベルの論理信号ＶＩＮが入力されると、トランジスタＴ
１がオン状態となり、トランジスタＴ２はオフ状態とな
る。その結果、接続点ａの電位（ヘース電圧）は上がり
トランジスタＴ９はオンする。即ち、この時トランジス
タＴ９のヘース電圧は電源ＶＤＤから抵抗Ｒ２の電圧降
下分の電位となり、外部出力端子の電圧はそれからトラ
ンジスタＴ９のヘース・工貴ツタ間電圧分だけ低い値と
なる。従って、この場合にはＥＣＬ論理Ｈｉｇｈレベル
の論理信号■ＩＮに対して高いＧａＡｓ論理Ｈｉｇｈレ
ベルの論理信号■。ＬＩＴを出力する。
このように本実施例においては、ＥＣＬ論理レベルの論
理信号ＶＡＮからＧａＡｓ論理レベルの論理信号Ｖ。ｕ
Ｔを得ることができる。しかも、ＥＣＬデバイス内で得
ることができるので、ＧａＡｓデバイスにはレベル変換
のための入力ハンファを設ける必要がなく、その分だけ
高速レベル変換が可能になる。
理信号ＶＡＮからＧａＡｓ論理レベルの論理信号Ｖ。ｕ
Ｔを得ることができる。しかも、ＥＣＬデバイス内で得
ることができるので、ＧａＡｓデバイスにはレベル変換
のための入力ハンファを設ける必要がなく、その分だけ
高速レベル変換が可能になる。
又、レベル変換回路において、第３のｔｆｉとして■。
，電源を設けたが、この電源は変換回路のみに使用し、
ＥＣＬデバイス内のＥＣＬ論理ゲート回路に使用しない
ため、ＥＣＬ論理ゲート回路で形或されるＥＣＬ論理レ
ベルの論理信号は安定であってかつマージン不足といっ
たことはない。さらに、ＥＣＬデバイスとＧａＡｓデバ
イスはその持っている温度特性が異なるが、本実施例で
は抵抗Ｒ４，ダイオードＴ４，Ｔ５とからなる温度係数
調整回路を設けたので温度変動によるレベル変動は非常
に小さく抑えられ安定したレベル変換が行える。
ＥＣＬデバイス内のＥＣＬ論理ゲート回路に使用しない
ため、ＥＣＬ論理ゲート回路で形或されるＥＣＬ論理レ
ベルの論理信号は安定であってかつマージン不足といっ
たことはない。さらに、ＥＣＬデバイスとＧａＡｓデバ
イスはその持っている温度特性が異なるが、本実施例で
は抵抗Ｒ４，ダイオードＴ４，Ｔ５とからなる温度係数
調整回路を設けたので温度変動によるレベル変動は非常
に小さく抑えられ安定したレベル変換が行える。
［発明の効果コ
以上詳述したように、本発明によればＥＣＬ論理レベル
からＧａＡｓ論理レベルにレベル変換ヲ行う際、動作マ
ージンが不足することなく安定したレベル変換を行うこ
とができ、しかも高速動作するレベル変換回路とするこ
とができる優れた効果がある。
からＧａＡｓ論理レベルにレベル変換ヲ行う際、動作マ
ージンが不足することなく安定したレベル変換を行うこ
とができ、しかも高速動作するレベル変換回路とするこ
とができる優れた効果がある。
第ｌ図は本発明を具体化したレベル変換回路の一実施例
を示す電気回路図、 第２図は従来のレベル変換回路の一例を示す電気ブロノ
ク回路図である。 ？において、 ＬＬ−Ｌ３は配線、 Ｒｌ−Ｒ５は抵抗、 ＴＩ−Ｔ３，Ｔ８，Ｔ９はトランジスタ、Ｔ４〜Ｔ７は
ダイオード、 ＲＴは外付終端抵抗、 ＶＤＤ， Ｖ■，ＧＮＤ，Ｖｔは電源である。
を示す電気回路図、 第２図は従来のレベル変換回路の一例を示す電気ブロノ
ク回路図である。 ？において、 ＬＬ−Ｌ３は配線、 Ｒｌ−Ｒ５は抵抗、 ＴＩ−Ｔ３，Ｔ８，Ｔ９はトランジスタ、Ｔ４〜Ｔ７は
ダイオード、 ＲＴは外付終端抵抗、 ＶＤＤ， Ｖ■，ＧＮＤ，Ｖｔは電源である。
Claims (1)
- 【特許請求の範囲】 ＥＣＬ半導体デバイスの高電圧用の第１の電源（ＧＮ
Ｄ）と、 ＥＣＬ半導体デバイスの低電圧用の第２の電源（Ｖ＿Ｅ
＿Ｅ）と、 第１の電源（ＧＮＤ）の電位より高い第３の電源（Ｖ＿
Ｄ＿Ｄ）と、 第３の電源（Ｖ＿Ｄ＿Ｄ）と第２の電源（Ｖ＿Ｅ＿Ｅ）
との間に設けられ、エミッタ結合したトランジスタ（Ｔ
１、Ｔ２）と、前記トランジスタ（Ｔ１、Ｔ２）の各コ
レクタ端子と前記第３の電源（Ｖ＿Ｄ＿Ｄ）と間に接続
した抵抗（Ｒ１、Ｒ２）と、前記トランジスタ（Ｔ１、
Ｔ２）のエミッタ端子と前記第２の電源（Ｖ＿Ｅ＿Ｅ）
との間に接続した定電流源（Ｔ３、Ｒ３）とからなり、
ＥＣＬ論理レベルの入力信号（Ｖ＿Ｉ＿Ｎ）を前記トラ
ンジスタ（Ｔ１）のベース端子に入力するＥＣＬ回路部
と、 第３の電源（Ｖ＿Ｄ＿Ｄ）と第１の電源（ＧＮＤ）との
間に設けられ、前記ＥＣＬ回路部のトランジスタ（Ｔ１
、Ｔ２）のいずれか一方のコレクタ端子の電位が予め定
めた電位まで低下しないようにクランプするクランプ回
路部（Ｔ６〜Ｔ８、Ｒ５）と、 第３の電源（Ｖ＿Ｄ＿Ｄ）と第１の電源（ＧＮＤ）との
間に設けられ、コレクタ端子が第３の電源（Ｖ＿Ｄ＿Ｄ
）に接続され、ベース端子がクランプ回路（Ｔ６〜Ｔ８
、Ｒ５）にて電圧制御されたトランジスタ（Ｔ２）のコ
レクタ端子に接続された出力トランジスタ（Ｔ９）とそ
のトランジスタ（Ｔ９）のエミッタ端子が終端抵抗（Ｒ
＿Ｔ）を介して第１の電源（ＧＮＤ）に接続され、前記
エミッタ端子から出力信号（Ｖ＿Ｏ＿Ｕ＿Ｔ）を出力す
る出力バッファ部と を設けたことを特徴とするレベル変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001929A JPH03207117A (ja) | 1990-01-09 | 1990-01-09 | レベル変換回路 |
| EP19910100063 EP0437206A3 (en) | 1990-01-09 | 1991-01-02 | Ecl-to-gaas level converting circuit |
| KR1019910000207A KR940003806B1 (ko) | 1990-01-09 | 1991-01-09 | ECL-GaAs 레벨 변환 회로 |
| US07/919,371 US5248909A (en) | 1990-01-09 | 1992-07-29 | ECL-TO-GaAs level converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001929A JPH03207117A (ja) | 1990-01-09 | 1990-01-09 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03207117A true JPH03207117A (ja) | 1991-09-10 |
Family
ID=11515298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001929A Pending JPH03207117A (ja) | 1990-01-09 | 1990-01-09 | レベル変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0437206A3 (ja) |
| JP (1) | JPH03207117A (ja) |
| KR (1) | KR940003806B1 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3590274A (en) * | 1969-07-15 | 1971-06-29 | Fairchild Camera Instr Co | Temperature compensated current-mode logic circuit |
| US3974402A (en) * | 1975-03-26 | 1976-08-10 | Honeywell Information Systems, Inc. | Logic level translator |
-
1990
- 1990-01-09 JP JP2001929A patent/JPH03207117A/ja active Pending
-
1991
- 1991-01-02 EP EP19910100063 patent/EP0437206A3/en not_active Withdrawn
- 1991-01-09 KR KR1019910000207A patent/KR940003806B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940003806B1 (ko) | 1994-05-03 |
| KR910015118A (ko) | 1991-08-31 |
| EP0437206A3 (en) | 1992-01-08 |
| EP0437206A2 (en) | 1991-07-17 |
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