JPH03207267A - 制御方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、制御方法及び装置、特に制御システムにお
ける偏移または誤差信号に応答して操作または作動信号
を発生する方法及び装置に関する。

制御器は開ループ及び閉ループの両方の制御システムに
使用でき、この発明はサイリスタコンバータの制御に適
用できる。

（従来技術） 閉ループ制御システムにおいて、システムのある出力量
の値が連続的または定期的に測定され、他の量を操作す
るために使用される。これにより、最初の量またはこの
最初の量に依存する他の（＼くつかの依存出力を所望の
値に近づけさせまたは所望のパターン値に追従させる。

閉ループ制御システムは、またフィードバックシステム
と言われる。

閉ループまたはフィードバック制御システムは制御され
るシステム、即ち被制御システム（“プラント″と言わ
れる）、測定手段および制御する手段、即ち制御手段に
より構成される。測定手段は制御されるべき量の値を決
定し、それを前記量の所望の値と比較する。制御手段は
この情報を、通常では、低レベルで受け取り、出力、即
ち操作変数をプラントを制御するに必要なパワーレベル
で出力する。故に、この操作変数は被制御量を所望の値
に近づけさせまたは所望のパターン値に追従させるよう
に調整されたプラントに入力される。

被制御量の実際値と所望値との間の偏移、即ち“誤差”
に応答して操作信号を発生する種々の方法は閉ループ制
御システムにおいて周知である。

尚、前記所望値は１例えば誤差（Ｐ系制御）に比例し、
誤差（Ｄ系制御）の変化または導関数に依存し、かつ誤
差（Ｉ系制御）の積分に依存する。

これらの制御系は組み合わすことができる。

（発明が解決しようとする課題） 通常、周知の制御装置はリニア回路により構成されるか
ら、単一のＤ動作、例えば、ＰＤまたはＰＩＤ動作を備
えた制御装置しか実現できない。

二次遅れのプラントだけしかより精巧な制御タスクを処
理するに十分でなく、そのような制御装置によって最適
速度で制御できない。

他の方法及び装置は少なくとも小さな信号に対してより
高次の遅れを補正できる離散的デジタルフィードバック
制御アルゴリズムを使用する。しかしながら、それらは
速度及び同期の問題により高速制御を満足に実行できな
い。

デジタル離散的制御手段のもう１つの問題は周期的に動
作し、その周期が制御によって絶えず変化させられる装
置　例えば線路整流型コンノく一タおよび点弧間隔が絶
えず変化するパルス幅変調チョッパに使用できないこと
である。なぜならば、周知の離散的閉ループ制御アルゴ
リズムは許容できないビート（うなり）およびエーリア
ジング（重なり）現象を生じさせる一定クロック期間を
必要とするからである。

上述の線路整流型コンバータやパルス幅変調チョッパの
ように周期的に動作する装置の制御は、各周期において
立ち上がり信号遷移と立ち下がり信号遷移とを示す周期
的信号を用い、前記遷移の一方の発生時間を変えること
によって共通に行なわれる。

このような制御では、立ち上がり信号遷移が時間的に進
むとき、制御信号の中心が基本信号に対して時間的に進
み、これに対して制御信号の立ち上がり遷移が遅れると
、制御信号の中心が基本信号に対して遅れるという問題
がある。このことが、今まで時間適正化離散制御を妨げ
ていた。尚、この時間適正化離散制御において、制御サ
イクルの最初に操作信号が発生され、この操作信号は誤
差の実際の変化率より大きい誤差の変化率に対応する。

同様に、制御サイクルの終わりに向かって操作信号が発
生され、この操作信号は誤差の実際の変化率より小さい
誤差の変化率に対応する。なぜならば、立ち上がり信号
遷移はこのような制御においては、立ち下がり信号遷移
に関して過剰強調されるためである。

従って、この発明の目的は、高速及び高精度で離散的閉
ループ制御を可能にする、量または変数の閉ループ制御
方法及び装置を提供することを目的とする。

（課題を解決する手段及び作用） この発明の第１の局面による閉ループ制御または調整方
法において、操作または制御信号が所望値から実際値ま
での偏移すなわち誤差Ｘｄに応答して発生される。操作
信号は所定の操作範囲内において有効であり、誤差Ｘｄ
の変化率の関数である導関数信号および誤差Ｘｄの大き
さに依存する比例信号に少なくとも依存する。

この発明によると、ａ）連続時間間隔ｉをクロック信号
によってクロック率ｔｉに規定するステップと、ｂ）操
作信号が所定時間間隔ｉにおいて操作範囲を越えるとき
、この時間間隔において操作信号を前記操作範囲内に限
定するステップと、Ｃ）その所定時間間隔に追従する時
間間隔において、前記所定時間間隔の操作信号の超過部
分を、次の時間間隔ｉ＋１の間に発生する操作信号Ｕｉ
＋１加算するステップと、ｄ）結果の操作信号が操作範
囲を越えるとステップｂ）およびＣ）を繰り返すステッ
プとから成る方法が提供される。

この発明の第１局面に従った制御方法の原理はエラーに
応答して操作信号を発生することであり、この操作信号
は導関数成分（変化率または誤差に依存する）および誤
差に比例する成分を含む、これら成分の値は離散的に設
定され、信号処理はアナログ的に行なわれ、この結果、
第１には、一定周波数クロックで完全に離散的に動作す
る制御アルゴリズムによってだけ従来可能であった三次
までの遅延でプラントの適正制御が行なわれ、第２には
、超高解像度および超高速が得られる０例えば、完全な
アナログ信号処理によってだけ従来可能であった、例え
ば２０マイクロ秒内の応答が得られる。

この方法を実施するために、時間間隔を制御変数の瞬時
期間に合わせるように可変となっているクロック率を有
する連続時間間隔はクロックによって決められ、各時間
間隔において、誤差の変化率に依存する導関数信号およ
び誤差の大きさに依存する比例信号が発生され、適正な
ら、操作信号を形成するために他の制御信号とともに使
用される。操作信号が操作範囲を越えようとすると、そ
れは操作範囲内に維持されるように制限される。

所定時間間隔内で操作範囲を越える操作信号の部分は次
の時間間隔の操作信号に加算され、速いかつ大きな誤差
の場合においてさえ、任意の時間間隔の操作信号はなに
も失われない０周知のアナログ制御システムに反して、
各制御プロセスは有効操作範囲の最小可能時間内で完全
に行なわれる。

個々の時間まで発生される導関数信号となる（架空）誤
差に対応するように比例信号を制限することが好ましい
。

各時間間隔の平均値を少なくとも１つ前の時間間隔の値
の平均値と比較することによって、各時間間隔における
誤差の平均値から導関数信号を得ることが更に好ましい
、結果の誤差は導関数作用時定数とクロック期間の率に
依存する因子によって重み付けられる。

導関数作用時定数は２つの制御間の時間差、即ち操作手
段またはＰＤ制御器のアクチュエータが一定率で変化す
る誤差の発生のはじめから、導関数作用によって直ちに
得られたと同じ効果を比例動作に基づいて達成するため
に必要となる時間に関連する。

この発明の特徴によると、制御速度を適正化する信号が
導関数信号から抽出される。この適正化信号は、最初の
加速段階において、誤差の実際変化率より大きい誤差の
変化率に対応し、続く遅延段階において、誤差の実際変
化率より小さい誤差の変化率に対応する。これは制御動
作を更に加速することになる。上述した速度最適信号は
信号の効果の時間積分が一定となるように発生され、そ
れによって＃御動作が少ない可能時間内で、そしてその
時間にかかわらず度を越さないで行なわれる。

この発期に従った制御方法の重要な利点は各時間間隔に
おいて誤差の平均値から導関数信号を得ることによって
、誤差信号が最小可能時間内で正しい量と評価されるこ
とである。　これに対して、デジタル制御手段位よって
行なわれる従来の離散的制御アルゴリズムでは、入力信
号がナイキストシャノンの定理に従うために数サンプル
以上平滑されねばならない。

この発明の他の局面によると、所定の長さ及び高さを有
する離散パルスによって表される操作信号が第１及び第
２部分信号に分割され、第２部分信号が少な（とも１ク
ロツクだけ遅延され、対応する次の時間間隔の第１部分
信号と合成され、これにより、操作信号パルスが形成さ
れ、この操作信号パルスの時間的位置は原操作信号パル
スに関して修正される閉ループ制御方法が提供される。

幅及び／または高さに関係なく、パルスが基本信号の各
期間の同じ所定点において時間的に常に中心となること
がこの手段によって達成できる。故に、立ち上がりおよ
び立ち下がり信号遷移が等しく重み付けられる。

制御が繰り返し基本信号の変化によって行なわれると、
各期間は立ち上がり信号遷移および立ち下がり信号遷移
によって構成される。制御信号の遷移が操作信号によっ
て時間的に進まされると、第２部分信号は１以上の期間
だけ遅延される。また、操作信号が制御信号の遷移を遅
延すると、第２部分信号が遅延され、更に反転される。

誤差の変化率に応じた導関数信号と誤差の大きさに比例
する比例信号とを発生する閉ループ調整システムの制御
装置は、連続時間間隔を決定するクロックパルスを発生
し、操作または作動手段と同期化されるクロック手段に
より構成される。微分または導関数手段は、各時間間隔
において、誤差の変化率の関数である導関数信号および
比例信号を発生する。リミッタ手段は前記信号を制限し
、それによって結果の操作信号はその操作範囲を越える
ことがない、操作信号範囲を越える前記信号の部分を次
の時間間隔において得られる対応する信号に加算する手
段が設けられる。

各時間間隔の比例信号がこの時点までに導関数信号を発
生する誤差に対応するように構成される微分手段、制限
手段および加算手段が設けられる。

この発明の他の局面によると、エラーに応答して離散パ
ルスの形態で操作信号を発生する装置は、エラ一応答操
作信号を受け、遅延手段を含む補正手段により構成され
る。遅延手段によって受信信号の一部が遅延され、次の
時間間隔の信号の非遅延部と合成される。

この発明の好ましい実施例に従った閉ループ調整システ
ムは結果操作信号が各時間間隔内の操作範囲に制限され
る誤差部分だけを処理する第１制御手段により構成され
る。操作範囲を越える操作信号の部分は次の時間間隔の
操作信号に加算される。

（実施例） 制御ユニットの好適実施例が第１図に矩形破線により示
されている。この制御ユニットは同期信号および誤差信
号Ｘｄを受信する。この誤差信号は制御変数の実際値と
この変数の所望値との差の関数である。誤差信号Ｘｄは
第１制御器１００の入力に供給される。制御器ｌＯＯは
誤差Ｘｄの変化率の関数である導関数信号を出力する第
１出力りと誤差Ｘｄの大きさの関数である比例信号を出
力する第２出力Ｐを有する。第２制御器１２０は第１制
御器１００の第２出力Ｐと結合された入力を有する。ま
た、第２制御器１２０は積分手段により構成され、比例
入力信号の時間積分の関数である信号を出力Ｉから発生
する。第３制御器１１０は第１制御器１００の第１出力
りと結合され、導関数信号を受け入れる。第３制御器１
１０は導関数信号に応答し、最初の段階の期間に加速信
号を発生し、動作の次の段階の期間に遅延信号を発生す
る。これらの信号は第３制御器１１０の出力ＤＢに現わ
れる。

加算回路１５０は複数の入力を有し、これに第１制御器
１００の２つの出力信号および第２制御器］２０の出力
信号並びに第３制御器１１’Ｏの出力信号が供給され、
これにより合成操作信号が生成される。この合成操作信
号は加算回路１５０の出力に現われる。第１、第２及び
第３制御器および加算回路１５０はクロック発生器３０
０によって制御される。クロックパルス発生器３００は
同期信号を受け、それぞれ１つの時間間隔を決定する複
数のクロック信号を出力する。第１、第２及び第３制御
器の各々の信号は各間隔内で離散値として処理される。

加算回路１５０の出力Ｕからの操作信号は制御ユニット
の第１出力に直接供給される。出力Ｕからの信号は振幅
変調パルスを発生する操作及び作動手段を制御するため
に使用される。加算回路１５０の出力に保持回路２１０
の入力が接続される。

保持回路２１０は個々の振幅変調パルスを連続ステップ
関数に変換する。この連続ステップ関数は時間間隔の期
間に等しい間隔または幅を有するパルスにより構成され
る振幅変調パルス列と見なすことができる１回路２１０
の出力に現われるステップ信号は制御ユニットの第２出
力ＵＬに供給される。制御ユニットはリニア操作または
作動手段、例えばトランジスタ増幅器を制御するために
使用される。

補正回路２００は加算回路１５０の出力Ｕに結合される
入力を有し、非変形操作信号を受け、出力しｉに変形操
作信号を出力する。操作信号の修正は大まかに言って次
のように行なわれる。

１つの時間間隔に属する操作信号の各離散パルスを先ず
少なくとも２つの部分に区分する１次に、パルスの一方
の部分を少なくとも１時間間隔だけ遅らせ、所定の関数
に従って修正してからパルスの未遅延部分と再び結合す
る。従って、新たに生じるパルスの時間的長さは時間間
隔に関して補正または修正されている。補正されたパル
スは補正回路２００の出力Ｕｉから制御ユニットの第３
出力Ｕｉに送られ、そこでパルス幅または位相変調操作
あるいは作動手段をチョッパとして制御するために使用
される。補正回路２００の出力Ｕｉがらの補正パルスは
直線化手段２２０に供給される。

この直線化手段２２０の出力は制御ユニットの第４出力
Ｕｃに結合される。この制御ユニットは、例えばライン
同期化変換器を制御するために使用される。ライン同期
化変換器の正弦波依存性は直線化手段２２０によって補
償される。

制御ユニットの構成要素の構成及び機能を以下に説明す
る。

第２図は第１制御器１００、第２制御器１２０および第
３制御器１１０の実施例の詳細な回路図を示している。

これら制御器の出力信号は加算回路１５０において合成
される。第１制御器１００はＰ　Ｄ　ｉ　ｓ　（Ｐｒｏ
ｐｏｒｔｉｏｎａｌ　Ｄｅｒｉｖａｔｉｖｅ　ｄｉｓｃ
ｒｅｔｅ）と称され、誤差信号Ｘｄを受け入れる反転入
力（−）、非反転入力および出力を有する差動増幅器１
０１を有する。演算増幅器１０２の入力および出力はキ
ャパシタＣ１によって結合され、積分器を構成する。こ
の演算増幅器１０２の入力は抵抗Ｒ１を介して差動増幅
器１０１の出力に結合される。積分器は差動増幅器１０
１の出力パルスを平滑または低域ろ過する機能を有する
。スイッチＳｌがキャパシタＣ１間に接続され、クロッ
ク３００（第１図）によって制御される。このスイッチ
Ｓ１はクロック信号Ｔｉの各サイクルの初めで閉成され
、積分器をリセットする。差動増幅器】０１の出力と抵
抗Ｒ１との接続点は逆極性に配置された第１及び第２ツ
ェナーダイオードＺｌ、Ｚ２を介して接地される。積分
演算増幅器１０２の出力はポテンショメータ１０６の第
１固定端子に接続され、第２固定端子は接地される。加
算回路１０４の第１入力（＋）はポテンショメータ１０
６の摺動子に接続され、出力は差動増幅器１０１の非反
転入力（＋）に接続される。　１段シフトレジスタ１０
３の入力が加算回路１０４の出力に接続され、出力が加
算回路１０４の第２入力に接続される。シフトレジスタ
１０３は入力段１と出力段２とから成り、交互に操作可
能なスイッチによりこれらの段をそれぞれ時限操作でき
る。シフトレジスタ１０３の出力と加算回路１０４の第
２入力（＋）の接続点は比例信号を出力する制御器１０
０の第２出力Ｐを構成し、導関数信号を出力する第１出
力りは演算増幅器１０２の出力とポテンショメータ１０
６の第１固定端子との接続点により構成される。抵抗Ｒ
２の第１端子が抵抗Ｒ１と増幅器１０２の入力との接続
点に接続され、抵抗Ｒ２の第２端子はリミッタ１０５に
接続される。　リミッタ１０５はツェナーダイオードＺ
３およびＺ４を有し、ツェナーダイオードＺ３のアノー
ドが抵抗Ｒ２に接続され、ツェナーダイオードＺ４のカ
ソードは抵抗Ｒ２に接続される。４つのダイオードＤ１
〜Ｄ４のカソードはツェナーダイオードＺ３のカソード
に接続され、４つのダイオードＤ５〜Ｄ８のアノードは
ツェナーダイオードＺ４のアノードに接続される。対の
ダイオードＤＩ、Ｄ５、Ｄ２．Ｄ６．Ｄ３．Ｄ７；　Ｄ
４．Ｄ８の各対の残りの端子は共に接続され、リミッタ
１０５の４つの入力端子を形成する。

動作において、積分演算増幅器のスイッチＳ１およびシ
フトレジスタ１０３のスイッチはクロック発生器３００
　（第１図）によって作動され、時間間隔を決定し、信
号をサンプリングする。差動増幅器の反転入力（−）で
の入力誤差信号Ｘｄが第１時間間隔にゼロから増加する
とすれば、誤差信号は第１時間間隔中に積分器１０２に
よって積分され、ポテンショメータ１０６および加算回
路１０４を介して差動増幅器１０１の非反転入力（＋）
にフィードバックされる。ポテンショメータ１０６の抵
抗率は導関数作用時定数に対するクロック期間の比率Ｔ
／Ｔｖに対応する。入力信号Ｘｄがクロック期間以前に
ゼロになったので、シフトレジスタ１０３の出力信号は
第１時間期間中ゼロになる。故に、差動増幅器１０１の
非反転入力での入力信号は次式で表される。

Δ＝Ｄ’Ｔ／ＴＶ　　　　　　（１） 但し、ＤＪＰ　は出力りでの信号の振幅であり、信号値
♂　は第１時間間隔中にシフトレジスタ１０３に入力さ
れ、第２時間間隔において出力Ｐでの比例信号として現
われる。第１時間間隔（二おし１て得られる比例信号は
加算回路１０４にお（−て第２時間間隔の値ｐＪＬ　に
加算され、そして再び差動増幅器１０１の非反転入力に
供給され、加算値と誤差Ｘｄとが比較される。

誤差Ｘｄが変化せず、操作範囲が導関数信号の第１パル
スによって超過されなし１ときに【よ、Δ＝Ｘｄお、！
：びＰ−ｘｄとなる。しかし、ｘｄ−Ｔｖ／Ｔがツェナ
ーダイオードＺｌ、Ｚ２およびリミッタ１０５によって
決まる操作範囲を越えると、差Ｘｄ−Δは第１ステツプ
または時間間°隔後（二入力差動増幅器１０１に残り、
この差は第２時間間隔において出力りに新たなパルスを
発生する。これによって、値Ｘｄが十分に与えられるま
で次の期間中にＰの値がΔだけ増加される。

出力りおよびＰの信号が操作範囲に制限され、操作範囲
を超過する信号部分が失われないで次の時間間隔によっ
て使用されることが、制限回路１０５と加算回路１０４
との相互作用によって保証される。言い替えれば、既に
操作範囲内で微分し、出力りへ送ることができたと同量
の入力信号Ｘｄだけが比例出力Ｐに現われる。このよう
に各ステップ振幅の全範囲が実行される。即ち、慣用の
制御器の場合のように操作範囲にある部分だけが実行さ
れるのではない。

第４図（ａ）〜（ｄ）を参照して上記実施例を更に詳細
に説明する。第４図（ａ）は、例えば時間１＝０でのス
テップ型変化をそれぞれ表す、偏移または誤差信号Ｘｄ
の３つの形態を示す、第４図（ｂ）は小振幅の誤差信号
ステップのための理想的ＰＤ型制御器のステップ機能応
答を示し、この応答はＴ＝Ｏでの不定高さのステップを
含み、この後、制御器の出力は誤差Ｘｄに等しいまたは
比例する値を達成する。第４図（ａ）の第２及び第３の
図に示すような大きな振幅の誤差信号ステツブに対して
は、応答は１＝０の後の一定信号部の振幅においてだけ
異なる。

実際の操作手段は誤差信号のステップ変化に応答して理
想的ＰＤ型制御器によって生成されるような不定的に大
きく、かつ対応して不定的に細いパルスに追従できない
のは言うまでのない、このために、時定数ＴＩが実際の
システムには含まれており、このシステムによって制御
器のステップ応答が平滑化され、それによって、第４図
（Ｃ）に示されるようなステップ応答が第１の小振幅、
第２の中振幅および第３の大振幅の誤差信号ステップに
それぞれ応答することになる。

誤差Ｘｄのステップ変化の小および中振幅が実際の（リ
ニア）ＰＤ型制御器のステップ応答に操作範囲を越えさ
せないので、全範囲が有効となると予測できる。しかし
ながら、第４図（ａ）の右側に示す大きな第３振幅の誤
差Ｘｄがある場合は、制御器のステップ応答が操作範囲
（第４図（Ｃ）の破線）を越えるので、その上にある、
第４図（Ｃ）に斜線で示した部分のステップ応答は失わ
れる。この場合、ステップ振幅の全範囲が実行されるわ
けでないから、不完全な制御となる。

この発明に従ったＰＤｉｓ制御器のステップ応答が第４
図（ｄ）に示されている。誤差Ｘｄが小さいとき（第４
図（ａ）の左）、制御器の導関数パルスＤが操作範囲に
あるから、全範囲が第１時間間隔のクロックタイムＴの
間に実行される。中及び大振幅の誤差Ｘｄ　（第４図（
ａ）の中及び右）では、第１時間間隔に限定すれば、導
関数パルスまたはレートパルスは多少操作範囲を越える
。この発明のＰＤｉｓ制御器によると、第４図（ｄ）の
中程及び右に中及び大振幅の誤差をとして示されるよう
に、全ステップ応答、故に全範囲が処理されるまで、次
の時間間隔にステップ応答の超過部分を分配または転送
することによって操作範囲を越える応答の部分のロスが
防止される。従って、各制御プロセスは有効操作範囲で
可能である最短時間内で実行され、それにより、適正操
作速度を達成する。

第２図に示す、　■制御器は演算増幅器１２２およびこ
れに並列接続されたキャパシタ１２３を含む積分器によ
り構成される。制御器１２０の入力は可変抵抗１２１を
介して第１制御器１００の比例出力Ｐに接続される。積
分器１２２．１２３の出力信号はインバータ１２４に供
給される。このインバータの出力は第２制御器２０の出
力信号を生成する。　■制御器は完全な直線性で動作す
る事実にもかかわらず、本質的な利点はこの発明に従っ
た丁型制御器とＰＤｉｓ型制御器１００との組合せによ
り達成される。制御器を過剰運転する場合に、積分器１
２２．１２３は非制御まで積分するよりむしろ有効操作
範囲の限りまで積分する。

なぜならば、積分は、過剰運転誤差入力信号Ｘｄに基づ
くよりもむしろ振幅が既に制限されている比例信号Ｐに
基づいて行なわれるためである。

第２図はＤＢ型第３制御器１００の第１実施例を示して
いる。この制御器１００は所定のゲイン（利得）を有す
る差動増幅器１１５及びＤＢ制御器の出力信号を発生す
る出力を有する。第１制御器の導関数信号りからの導関
数信号はポテンショメータ１１１の第１固定端子に供給
される。ポテンショメータ１１１の他の固定端子は接地
される。

第２差動増幅器１１２はポテンショメータ１１１の摺動
子に接続される非反転入力（＋）および差動増幅器１１
５の非反転入力（＋）に接続される出力を有し、それに
より、後者はポテンショメータ１１１および差動増幅器
１１２によって補正された後に導関数信号を受ける。ポ
テンショメータ１１１の抵抗比は差動増幅器１１５のゲ
インＧと掛算された第１導関数作用時定数ＴＶに対する
、第２導関数作用時定数ＴＨＯ比、即ち、Ｔ）ｌ／Ｔｖ
Ｇに対応するように設定される。差動増幅器１１２の出
力からの信号の一部がポテンショメータ１１３を介して
差動増幅器１１２の反転入力に供給される。更に、差動
増幅器１１２の出力信号は差動増幅器１１５の非反転入
力に結合される。ポテンショメータ１１３の摺動子と差
動増幅器１１２の反転入力との接続点の信号は減算器と
して動作する差動増幅器１１６の反転入力に供給される
。減算器１１６の出力はｍ段シフトレジスタ１１４の入
力に結合される。シフトレジスタ１１４の出力は差動増
幅器１１５の反転有力（−）に接続される。

ＤＢ型制御器１１０は各時間間隔のパルス型導関数信号
を処理し、加速段階において、パルス型導関数信号Ｄｉ
よりも大きい誤差Ｘｄの変化率を表し、遅延段階（時間
間隔ｉ＋ｍ）において、幾分小さい振幅および逆極性を
有する加速段パルスに続くパルスを発生する。これは導
関数信号パルスＤｉを最初にポテンショメータ１１１及
び差動増幅器１１２を介して加速振幅信号Ａとして差動
増幅器１１５の入力に供給することによって達成される
。この差動増幅器１１５はポテンショメータ１１１およ
び増幅器１１５のゲインＧの設定値に応じた振幅を有す
る出力を発生する１次に、導関数信号パルスＤｉは差動
増幅器１１２の出力から減算器１１６の非反転入力に直
接供給され、ポテンショメータ１１３を介して差動増幅
器１１２および減算器１１６の反転入力に供給される。

減算器１１６の出力に現われるパルスはシフトレジスタ
１１５によってｍクロック期間だけ遅延され、シフトレ
ジスタ１１４の出力信号は遅延振幅信号Ｂとして差動増
幅器１１５の反転入力に供給される。二の差動増幅器１
１５の非反転入力は差動増幅器１１２の出力から送出さ
れる加速入力信号Ａをぼ接に受ける。加速振幅Ａに対す
る遅延振幅Ｂの比、即ち Ｂ／　Ａ　＝−ｅ　　Ｔ　ａ　ｂ　／　Ｔ　ｙター（１
−Ｔ　、ｂ／　Ｔ　ｖ）・・・（２） がポテンショメータ１１１によってＴ　、ｂ　／　Ｔ　
ｖ　ニＥＸＰ”の値として設定される。差動増幅器１１
２、ポテンショメータ１１３および減算器１１６の組合
せは下記の関係がＤＢ型制御器の信号の振幅のために保
持する効果を有する。

（Ａ十Ｂ）＝Ｐｉ　ＴＭ／Ｔｉ＝Ｄｉ　Ｔ、ｌ／Ｔｖ　
・、（う）但し、Ｐｉは比例信号ステップの振幅、Ｄｉ
は導関数パルスＴｉの振幅、Ｔｉはクロック期間、Ｔ、
は第２導関数作用時定数、ＴＶは制御器の第１導関数時
定数である。Ｂ／ＡおよびＡ＋Ｂの条件は第３ａ図に示
す第２実施例によって達成できる。

第３ａ図に示されるＤＢ型制御器１１０′はゲインファ
クタＧおよび制御器の出力信号ＤＢを出力する出力を有
する差動増幅器１１５′によって構成される０ｍ段シフ
トレジスタ１１４’の出力は差動増幅器１１５’　の反
転入力に接続される。

第３ａ図の実施例は、シフトレジスタ１１４′の入力端
子がポテンショメータ１１３′の摺動子に直接接続され
ていることにおいて第２図の実施例とは異なる。尚、ポ
テンショメータ１１３’　は差動増幅器１１５の非反転
入力（＋）を差動増幅器１１２′の出力に接続するライ
ンに接続された第１固定端子を有する。ポテンショメー
タ１１３’の他の固定端子は接地されている。第２図に
示されるように送出される制御器１１０′の入力パルス
の振幅はポテンショメータ１１１′によって調整され、
このポテンショメータ１１１’　の抵抗比は加速パルス
と遅延パルスとの遅延時間Ｔａｂと差動増幅器１１５′
のゲインＧとの積と第２導関数作用時定数Ｔおとの比に
対応する。ポテンショメータ１１１’　の摺動子は差動
増幅器１１２’　の入力端子に接続される。第３ａ図に
示されたＤＢ型制御器の実施例は構成が簡単であり、過
剰動作に無感応である利点を有する。

第１制御器（ＰＤｉｓＤＢ型制御器０の出力端子からの
出力信号りおよびＰ、第２制御器（Ｉ型制御器）１２０
の出力端子からの出力信号および第３制御器（ＤＢ型制
御器）１１０の出力端子からの出力パルスＤＢｉは加算
回路１５１の入力端子にそれぞれ接続され、誤差Ｘｄに
応じた操作信号Ｕである合成出力信号を生成する。

再び、第２図を参照すると、制御ユニットは第１、第２
および第３制御器の出力信号を受け、これら信号からメ
モリに記憶される合成信号を形成する加算回路と、再生
可能プロセスの場合に、逐次制御プロセスを制御するた
めの制御関数を計算する計算手段１３０とにより構成さ
れる。制御関数は次式のファクタにで与えられる。

Ｋ＝１＋１／ＧＬ　　　　　　（４） 但し、ＧＬは全制御ユニットのループゲインである。

この方法で計算された時間関数は被制御システム、即ち
プラントの制御ユニットが処理に必要である時間に等し
い時間Ｔ０だけ進められる。

Ｆ　　＝Ｆ　（ｔ＋Ｔ０）　　　　　　（５）この手段
によって、再現可能なプロセスが適正方法で制御できる
。なぜならば、制御ユニットはランダムな妨害またはエ
ラーを補償するためだけに必要となるにすぎないからで
ある。このことについては１９８１年１０月２６日から
２９日までシカゴで開催された核融合研究の工学問題に
関する第９回シンポジュームにて発行され、エフ、シュ
ナイダによる”ＡＳＤＥＸ　　フィードバックシステム
のプラズマ制御技術”　　（Ｆ、５ｈｕｎｅｉｄｅｒ、
　　”Ｐｌａｓｍａ　Ｃｏｎｔｒｏｌ　Ｔｅｃｈｎｉｑ
ｕｅｓ　ｏｆ　ｔｈｅ　ＡＳＤＥＫ　Ｆｅｅｄｂａｃｋ
Ｓｙｓｔｅｍ　　、　９ｔｈ　Ｓｙｍｐｏｓｉｕｍ　ｏ
ｎ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｐｒｏｂｅｍ　ｏｆ　Ｆ
ｕｓｉｏｎ　Ｒｅ５ｅａｒｃｈ、　Ｃｈｉｃａｇｏ、　
２６ｔｈ　ｔｏ　２９ｔｈ　０ｃｔｏｂｅｒ、　＋９８
１）に開示されティルウメモリ及ヒ計算手段１３０は上
記関数に対応するフィードフォワード信号を出力し、そ
れを加算回路１５１の他の入力に供給する。この加算回
路１５１は妨害変数を重畳する機能を有する。

ＤＢ型制御器１１０の効果は第４図（ｅ）を参照して説
明されている。第４図（ｅ）は小及び中振幅の誤差Ｘｄ
に対する最終操作信号Ｕの時間依存性を示している。誤
差Ｘｄが比較的小さいとき（第４図（ｅ）の左図）、最
初に加速パルスがｔ＝０からｔ＝ＩＴまでの第１時間間
隔において発生するｌｍ＝２がこの例において選択され
てしまったら、　ｔ＝ＩＴからｔ＝２Ｔまでの第２時間
間隔の操作信号Ｕはゼロ値を示し、Ｐ成分が考慮されれ
ば、Ｐを示す、ｔ＝２Ｔからｔ＝３Ｔまでの第３時間間
隔においては、ＤＢ型制御器の遅延作用は有効となる。

故に、誤差Ｘｄは一定の正の値を有する事実にもかかわ
らず、負のパルスが発生される。その後、操作信号は積
分信号１および比例信号Ｐを重畳した結果の値を有し、
故に、操作信号は！線的に立ち上がる。大きい振幅の誤
差信号Ｘｄは第４図（ｅ）の右図に示されるように応答
パターンを形成する。このパターンはＰＤｉｓＤＢ型制
御器によるパターンを除いて第４図（ｅ）の左図と基本
的には類似しており、複数の時間間隔が第４図（ｄ）の
中程及び右の図を参照して説明したようにステップ応答
を処理するために必要である。負遅延パルスはその後だ
け現われる。

即ち、このパルスは操作範囲を越えていれば、複数の時
間間隔に分配される。

第３ｂ図は補正回路２００の好適実施例を示している。

この補正回路２００はチョッパおよび位相制御（ライン
同期化）コンバータのようなパルス幅変調システムにお
ける信号の極性依存時間シフトを保証する。このような
システムの固有の問題を第５図及び第６図を参照して説
明する。第５図（ａ）に示すように、パルス幅変調チョ
ッパは非調整基本モードにて動作するときに均一周期基
本出力信号を発生する。この基本信号は期間りを有し、
各サイクルは各サイクルの初めに第５図（ａ）に示され
る波形に生じる立ち上がり信号遷移と、２つの連続する
サイクルの立ち上がり遷移間の真ん中に生じる立ち下が
り遷移により構成される。このシステムは第５図（ｂ）
に示すように矩形波またはパルス列のデユーティサイク
ルを変えることによって調整される６選択された例によ
ると、立ち下がり信号遷移の位置は維持され、これに対
して、立ち上がり信号遷移の時間的位置は操作信号Ｕに
応答して変えられる。故に、出力信号の平均値を増加す
るために、立ち上がりエツジ（立ち上がり信号遷移）は
陰領坂　第１時間間隔、第３時間間隔の終端、および第
４時間間隔での上向き矢印で示されるように時間的に進
んでいる。

これにより、パルスが幅広となる。出力信号の平均値を
減少するためには、前縁（立ち上がり信号遷移）は垂直
の斜線領域および第３時間間隔における下向き矢印で示
されるように遅延され、各パルス幅を狭くする。第５図
（ａ）および第５図（ｂ）を比較すると、調整は（正）
パルスの幅および波形のデユーティサイクルを変えるだ
けでなく、基本信号の中心に対してパルスの中心をシフ
トすることが示されている。

全く同様な状態が位相制御＜ｔａ路整流）インバータま
たはコンバータにおいて生じる。これらインバータまた
はコンバータの基本信号が第５図（ｂ）に示されている
。この事例の場合、立ち上がりエツジ（立ち上がり信号
遷移）は第５図（Ｃ）に示すように操作信号に応答して
進められ、または遅延される。故に、交互に起こる立ち
上がりおよび立ち下がるパルスの中心の位置が変えられ
る。

個々のパルスの中心が変化すると、個々のパルスの位置
が永久に変わるかも知れない周期信号に応答する操作手
段を使用することを不可能にする。

ＤＢ型制御器が使用されるときには、更にきびしい問題
が生じる。なぜならば、立ち上がり信号遷移間に長い時
間が生じると、加速と遅延との間に遅れが生じる。この
結果　立ち下がり遷移間より大きな効果が現われる。

この問題は第３ｂｌｌに示される補正回路２００によっ
て解決される。補正回路２００は非補正操作信号を受信
する入力ＰＳＩｓと、補正操作信号を送出する出力ＰＳ
Ｉｉを有する。加算／差動増幅器２０３の第１非反転入
力端子（＋）は入力ＰＳＩｓに接続される。差動増幅器
２０３の出力は出力ＰＳＩｓに接続される。関数計算ユ
ニットは差動増幅器２０３の出力ＰＳ１ｉからのフィー
ドバック入力を受け、補正信号ＰＳＩｋを出力する。

この補正信号ＰＳＩｋは差動増幅器２０３０反転入力お
よびシフトレジスタ２０２の入力に直接供給される。シ
フトレジスタ２０２は複数（ｎ）のクロック期間まで入
力信号を遅延する。シフトレジスタ２０２の出力は差動
増幅器２０３の第２非反転入力（＋）に接続される。故
に、関数発生器２０１によって発生された補正信号ＰＳ
Ｉｋは非補正入力信号ＰＳＩｓから直接引算され、ｎク
ロック期間だけ遅延した後に非補正信号に加算される。

パルス幅変調チョッパにおけるように最も単純な場合に
おいては、パルスは２つの部分に分割され、その１つは
遅延され、第７図（ａ）に示されるように次のパルスに
加算される。第７図（ａ）の上部には、理想的な場合に
おける立ち上がり信号（左側）および立ち下がり信号（
右側）を有する所望の位置が示されている。実際には、
正パルスは第６図（ａ）の中央の左の図に示すようにパ
ルスの正エツジ（前縁）を進めることによって信号領域
ＰＳＩｓだけ左にシフトされる。このシフトは、信号領
域ＰＳＩｓを２つの部分ＰＳＩｉとＰＳＩｈに分割し、
２つの信号部分の中心が所望の位置になるように信号部
分ＰＳＩｋを１クロツクだけ右ヘシフトすることによっ
て、中心位置または所望位置に対して平衡が取られる。

所望位置に対して右にシフトされた負パルスは、上述し
た場合のように信号領域ＰＳＩｓを２つの信号部分ＰＳ
ＩｉおよびＰＳＩｋに分割することによって補正される
。しかしながら、信号部分ＰＳＩｋは反転され、更にｌ
クロック期間工だけ遅延される。これによって、再び、
信号部分の共通通信は第６図（ａ）の右側に示されるよ
うに所望の位置に再位置づけされる。

パルスの電圧−時間領域はこのように第１型補正（゛補
償１”）によって平衡が取られ、　それによって、中心
が常に理想的パルスの所望位置と一致する。

第８図は第３図（ｂ）にブロックで示される関数発生器
２０１の実施例の回路である。差動増幅器２０３（第３
図、（ｂ））の出力からの信号Ｕｉが第１掛算器２０４
の入力に供給される。この第１掛算器２０４は可変抵抗
２０７によって所定係数に重み付けされた次数Ｘ２を発
生する０次数Ｘ３およびＸ４が掛算器２０５および２０
６によってそれぞれ生成される。掛算９２０５は入力信
号を受けるために接続される第１入力と第１掛算器２０
４の出力に接続される第２入力を有する。第３掛算器２
０６は掛算器２０４の出力に接続される入力端子を有す
る。掛算器２０５の出力信号は可変抵抗２０８によって
重み付けされる。掛算器２０６の出力信号は可変抵抗２
０９によって重み付けされる。

二次遅延を表すシステムにおいては、第１時間間隔後の
効果が実質的であるので、第７図（ｂ）ぶ示され、第２
時間間隔をも考慮する他の形式の補正（“′補償２”）
が採用される。補償ｌは電圧−時間領域１Ｕｌｄｔの平
衡を取り、補償２は電圧−時間領域５Ｕ２ｄｔおよび第
２時間間隔後のＵ２の波形が理想パルスと等しくなるよ
うに設けられる。即ち、理想的パルスが補正時点で有効
とされるのかまたは時間的にシフトされる実現可能パル
スかどうかは、時間間隔Ｔ後において差がない、これは
正パルス（第７図（ａ）左側）の場合および負信号（第
７図（ｂ）の右側）の場合において、陰部分が実際の波
形（実線）がら理想波形（破線）を得るために互いに平
衡することを意味する０位相角制御、線路整流コンバー
タが制御されるべきならば、線路整流コンバータの非線
形特性を補償する直線化手段２２０（第１図）が付加的
に採用される。

【図面の簡単な説明】

第１図はこの発明の一実施例であり、ＰＤｉｓ制御器、
ＤＢ制御器、　■制御器および補正回路を用いた制御装
置のブロック回路図、第２図はＰＤｉｓ制御器、ＤＢ制
御器および■制御器を含む回路部の回路図、第３ａ図は
この発明に従った制御装置に用いられる他の変形例に従
ったＤＢ制御器の回路図、第３ｂ図はこの発明の制御装
置に使用される補正回路の回路図、第４図はこの発明の
制御装置の機能を説明するための波形図、第５図乃至第
８図はこの発明の制御装置の補正回路の機能を説明する
ための波形図、そして第９図は第３ａ図の補正回路に使
用される関数発生器の回路図である。 １００−＝第１制御器（ＰＤｉｓ制御器）、１０３・・
・シフトレジスタ、　１０４・・・加算回路、１０５・
・・制御装置、　１１０・・・第３制御器、１２０・・
・第２制御器、　１５０・・・加算回路。 ２００・・・補正回路、３００・・・クロック発生器。

Claims (1)

1. 【特許請求の範囲】 １）操作信号が誤差信号Ｘｄに応答して発生され、操作
   手段に供給され、前記誤差信号が所定の変化率で変化し
   、前記操作信号が少なくとも前記誤差信号の変化率に対
   応する信号（導関数信号）および前記誤差信号の大きさ
   の関数である信号（比例信号）の関数であり、前記操作
   手段が所定の操作範囲ＵＨを有しているところの制御方
   法において、 ａ）複数の連続時間間隔（ｉ）をクロック信号によって
   クロック時間（Ｔｉ）に設定するステップと、 ｂ）各所定の時間間隔の操作信号を前記操作範囲に制限
   し、前記操作範囲を超過する信号部分を残すステップと
   、 ｃ）前記所定の時間間隔の操作信号の操作範囲超過部分
   を次の時間間隔に持ち越すステップと、 ｄ）前記持ち越し部分を前記次の時間間隔の操作信号に
   加算するステップと、 ｅ）前記次の時間間隔の結果の操作信号が前記操作範囲
   を超過すれば、前記ステップｂ）乃至ｄ）を繰り返すス
   テップと、 を含むことを特徴とする制御方法。 ２）操作信号が誤差信号Ｘｄに応答して発生され、操作
   手段に供給され、前記誤差信号が所定の変化率で変化し
   、前記操作信号が少なくとも前記誤差信号の変化率に依
   存する信号および前記誤差信号の大きさに比例する信号
   の関数であり、前記操作信号は所定の操作範囲Ｕｈを有
   しているところの制御方法において、 ａ）複数の連続時間間隔（ｉ）をクロック信号によって
   クロック時間（Ｔｉ）に設定するステップと、 ｂ）前記誤差信号が所定時間間隔において前記操作範囲
   を越える部分を有する操作信号を生じさせる大きさを有
   していれば、前記操作信号を発生する前記所定時間間隔
   において、前記操作範囲を越えない操作信号となる前記
   誤差信号の部分だけを使用するステップと、ｃ）前記所
   定時間間隔に続く時間間隔において、前記後続時間間隔
   中に存在する瞬時誤差信号および前記先行時間間隔の超
   過部分に基づいて操作信号を発生するステップと、 ｄ）ステップｃ）において操作範囲を超過する操作信号
   を発生すると、前記ステップｂ）乃至ｃ）を繰り返すス
   テップと、 を含むことを特徴とする制御方法。 ３）前記制限ステップｂ）は前記導関数信号、前記比例
   信号および他の制御信号の加算値が前記操作範囲を越え
   ないように前記導関数信号（Ｄｉ）を制限するステップ
   であり、前記ステップｃ）は前記所定時間間隔において
   前記操作範囲を越える前記加算値の部分を、次の時間間
   隔において発生する対応する加算値に加算するステップ
   により構成される請求項１または２に記載の制御方法。 ４）時間適正化パルス（ＤＢｉ）が各時間間隔の導関数
   信号（Ｄｘ）から抽出され、前記時間適正化パルスは加
   速段階において発生する加速信号パルス（Ａ）と前記加
   速段階から遅れる次の遅れ段階において発生する遅れ信
   号パルス（Ｂ）を含む請求項１、２または３記載の制御
   方法。 ５）前記導関数信号（Ｄｉ）、前記比例信号（Ｐｉ）、
   前記誤差の時間積分の関数である信号および前記時間適
   正化信号（ＤＢｉ）を混合して、前記操作信号を生成す
   る請求項４に記載の制御方法。 ６）操作信号は誤差信号（Ｘ）に応答して発生し、前記
   誤差信号は所定の変化率で変化し、前記操作信号は少な
   くとも前記誤差信号の変化率に対応する導関数信号と、
   前記誤差信号の大きさの関数である比例信号との関数で
   あり、前記操作信号は所定の操作範囲を有し、連続のサ
   イクルで成る繰り返し信号を制御し、各サイクルは立ち
   上がり信号遷移と立ち下がり信号遷移を含み、前記制御
   は各サイクルにおける前記信号遷移の１つの発生時点を
   変えることを含む制御方法において、ａ）少なくともい
   くつかのサイクルの前記操作信号を第信号部分（Ｕｉ）
   と第２信号部分（Ｕｋ）とに分割するステップと、 ｂ）少なくとも１サイクルだけ前記第２信号部分（Ｕｋ
   ）を遅延し、遅延信号部分を発生するステップと、 ｃ）第１信号部分（Ｕｉ）と遅延信号部分（Ｕｋ）を混
   合し、補正操作信号を生成するステップと、 を含む制御方法。 ７）前記信号遷移を時間的に進める操作信号の場合に、
   前記第２信号部分（Ｕｋ）は１サイクル（Ｔｉ）だけ遅
   延され、前記信号遷移を時間的に遅らせる操作信号の場
   合に、前記第２信号部分（Ｕｋ）は１サイクルだけ遅延
   され、反転される請求項６記載の制御方法。８）前記ク
   ロック信号は定期的動作操作手段と同期する請求項１記
   載の制御方法。 ９）変数の所望値と変数の実際値との偏移を表す誤差信
   号を受け入れる入力手段と、 前記誤差信号に応答して、所定の操作範囲内で有効であ
   る操作信号を出力する出力手段（Ｕ）と、 前記誤差信号の変化率の関数である信号を出力する第１
   出力と、前記誤差信号の大きさの関数である比例信号を
   出力する第２出力とを有する第１制御手段（１００）と
   、 前記第１制御手段の前記第１及び第２出力からの信号を
   合成して前記操作信号を生成し、出力する手段（１５０
   ）と、 次の時間間隔を決定するクロック信号を発生するクロッ
   ク手段（３００）と、 各時間間隔において、前記操作範囲を越えることを防止
   するため前記操作範囲を越える部分を有する操作信号を
   制限する制限手段（１０５）と、 前記操作範囲を越える前記操作信号の部分を次の時間間
   隔の操作信号と合成する転送手段（１０３、１０４）と
   、 により構成される制御装置。 １０）各時間間隔の誤差信号の平均値を求める平均値化
   手段（１２０）を更に含む請求項９記載の制御装置。 １１）前記誤差信号を受ける第１入力（−）、第２入力
   および出力を有する差動増幅器（１０１）と、前記差動
   増幅器（１０１）の出力に接続される入力を有する積分
   手段（１０２）と、前記積分手段の出力信号の一部を前
   記差動増幅器（１０１）の第２入力（＋）に供給するフ
   ィードバック手段とを更に含む請求項９または１０記載
   の制御装置。 １２）前記フィードバック手段の出力に接続される第１
   入力と前記差動増幅器（１０１）の第２入力に接続され
   る出力を有する加算手段（１０４）と、前記加算手段尾
   出力から信号を受ける入力と、前記加算手段（１０４）
   の第２入力（＋）に遅延信号を送るために接続される出
   力とを有する遅延手段とを更に含む請求項１１記載の制
   御装置。 １３）前記制限手段（Ｒ１、Ｒ２、１０５）は前記差動
   増幅器の出力と前記積分手段（１０２）の入力との間に
   接続される請求項９乃至１２記載の制御装置。 １４）前記遅延手段（１０３）は前記遅延手段の入力で
   の信号に対して１時間間隔だけ遅延された出力信号を生
   成する請求項１２記載の制御装置。 １５）前記第１制御手段（１００）の第２出力（Ｐ）に
   接続される入力と、前記第２制御手段尾入力に供給され
   る信号の時間積分を表す信号を発生する出力とを有する
   第２制御手段（１２０）を更に含む請求項９乃至１４の
   いずれか１に記載の制御装置。 １６）前記第１制御手段（１００）の第１出力から前記
   導関数信号を受ける入力と、加速段階において、前記導
   関数信号より大きい前記誤差信号変化率を表し、遅延段
   階において、前記誤差信号変化率に対応し、逆極性を有
   する振幅より小さい振幅を表すパルスを発生する出力と
   を有する第３制御手段（１１０）を更に含む請求項９乃
   至１５のいずれか１に記載の制御装置。 １７）前記第３制御手段（１１０）は、入力端子と、出
   力端子と、前記入力端子に接続される第１入力と第２入
   力を有する差動増幅器（１１５、１１５′）と、入力信
   号を受ける入力と、前記入力信号に対して遅延した出力
   信号を発生し、前記差動増幅器（１１５、１１５′）の
   第２入力に接続される出力を有する遅延手段（１１４、
   １１４′）と、前記第３制御手段の入力信号の少なくと
   も一部を前記遅延手段の入力に供給する結合手段（１１
   ３、１１３′）とにより構成される請求項１６記載の制
   御装置。 １８）前記遅延手段（１１４、１１４′）は整数個の時
   間間隔の遅延量を有する請求項１７記載の制御装置。 １９）変数の所望値と変数の実際値との偏差を表し、所
   定の変化率で変化する大きさを有する誤差信号を受け入
   れる入力手段と、 前記誤差信号に応答して操作信号を発生する出力手段と
   、 前記誤差信号の変化率の関数である第１出力信号を発生
   する第１出力（Ｄ）と、前記誤差信号の大きさの関数で
   ある第２出力信号を発生する第２出力（Ｐ）とを有する
   第１制御手段（１００）と、 前記第１及び第２出力信号を合成し、合成信号を出力す
   る手段（１５０）と、 により構成される制御装置において、 前記合成信号を受ける入力端子を有し、前記合成信号の
   第１部分と前記合成信号の遅延第２部分とを含む補正操
   作信号を出力する補正手段（２００）が設けられること
   を特徴とする制御装置。 ２０）前記補正手段の入力に接続される第１入力端子と
   、前記補正手段の出力に接続される出力とを有する増幅
   器（２０３）と、 前記増幅器（２０３）の出力に接続される入力端子と、
   前記増幅器野第２入力に接続される出力端子とを有し、
   パワー直列形態で関数を発生する関数発生器（２０１）
   と、 前記関数発生器（２０１）の出力から入力信号を受ける
   入力端子と、前記入力信号の遅延信号を出力し、前記増
   幅器の第３入力に接続される出力端子とを有し、整数個
   の時間間隔だけ入力信号を遅延する遅延手段（２０２）
   と、 を更に含む請求項１９記載の制御装置。 ２１）前記導関数信号は各時間間隔内の前記誤差信号の
   平均値に基づいて各時間間隔において発生され、導関数
   作用係数（Ｔ＿ｖ）とクロックタイム（Ｔｉ）とのひの
   関数で表される請求項１乃至８のいずれか１に記載の制
   御装置。 ２２）積分信号（Ｉ）が前記比例信号（Ｐｉ）から求め
   られ、前記積分信号の大きさは前記操作範囲に制限され
   た前記比例信号の時間積分の関数である請求項１乃至８
   のいずれか１に記載の制御装置。 ２３）前記遅延信号の振幅（Ｐ）に対する前記加速信号
   の振幅（Ａ）の比は Ｂ／Ａ＝−ｅＴ＿ａ＿ｂ／Ｔ＿ｖ であり、但し、（Ｔ＿ａ＿ｂ）は加速段階と遅延段階と
   の時間間隔であり、（Ｔ＿ｖ）は第１関数ゼロの導関数
   作用時定数である請求項１乃至８のいずれか１に記載の
   制御装置。