JPH0320839B2

JPH0320839B2 -

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Publication number: JPH0320839B2
Application number: JP26370186A
Authority: JP
Inventors: Hideo Hara; Haruo Keida
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-11-07
Filing date: 1986-11-07
Publication date: 1991-03-20
Also published as: JPS62188098A

Description

【発明の詳細な説明】本発明は半導体リードオンリメモリ（以下
ROMと称す）に関し、特に１本の出力線に対し
複数個の絶縁ゲート型電界効果トランジスタ（以
下単にFETと称す）が直列に接続されたROMに
関するものである（このようなものを縦型方式の
ROMと称す）。

縦型方式のROMとしては、特願昭50−107350
号（特開昭52−30388号公報）に提案したような
ものがある。その一例を第１図に示す。

この例においては、出力端子AD₀と接地間にキ
ヤパシターC₁が接続され、負電源−V_DDと出力端
子間にMOSFET M₀が接続され、出力端子と接
地間に上記キヤパシターC₁と並列にMOSFET
M₁ないしM_oが直列接続されている。MOSFET
M₀は上記キヤパシターC₁にプリチヤージするた
めのスイツチとして働き、直列接続された
MOSFET M₁ないしM_oは入力A₁ないしA_oを受
けるスイツチとして働く。この例ではMOSFET
M₂はデプレツシヨン型であり、入力A₂を受ける
ゲート電極の電位にかかわらず、オンしている。
すなわち、M₂のソースドレイン間には電流通路
が形成されている。これに対し、MOSFET M₁，
M_o-1，M_oはエンハンスメント型であり、そのゲ
ート電位に応じてオンオフする。したがつて出力
端子AD₀と接地間には上記エンハンスメント型
MOSFETの全てがオンしていれば電流通路がつ
くられるし、どれか１つでもオフしていれば電流
通路がつくられない。

この例では、第２図にタイムチヤートを示すよ
うに、先ずクロツク信号φ_Xが負電位−V_DDとなる
ことによりFET M₀がオンし、キヤパシターC₁
にチヤージアツプがされる。次いでクロツク信号
φ_Xのレベルが再び接地電位GNDにもどりその結
果としてFET M₀がオフしたとき、前記直列接
続されたFET M₁ないしM_oのうち、少なくとも
１個がオフしていれば、キヤパシターC₁の電荷
は放電しない。したがつて、キヤパシターC₁の
両端はプリチヤージされたときのまま電圧を維持
する。

FET M₁ないしM_oの全てに電流通路ができれ
ばキヤパシターC₁の電荷は放電する。このキヤ
パシターC₁の両端の電圧は最終的に零となる。

この回路では、FET M₁ないしM_oのどれか１
つがオフしているなら、キヤパシターC₁のプリ
チヤージされた電荷の変化が無いのでプリチヤー
ジ後、直ちに出力端子AD₀からの出力信号を利用
してもさしつかえない。

しかしながら、M₁ないしM_oに電流通路が形成
されているときは、プリチヤージ後のキヤパシタ
ーC₁の電荷は直ちに０にならない。すなわち、
キヤパシターC₁がオン状態におけるFET M₁な
いしM_oのソースドレイン間の直列抵抗により短
絡された状態となるので、入力A₁ないしA_oに応
じて出力端子AD₀の電位が適正な値となるまでに
時間t₁を要する。

したがつて出力端子AD₀を入力端子に接続する
次の回路（図示しない）は、第１図の回路がプリ
チヤージされてからt₁時間経過した後入力信号を
受けるようにされる。

第１図の回路は、出力端子AD₀と接地間に直列
接続されたMOSFETを選択的にエンハンスメン
ト型、デプレツシヨン型にすることにより、入力
A₁ないしA_oに対する論理を任意に変更できる。

このような論理の変更方法はマトリクス配置さ
れたMOSFETによつてROMを構成するときに
適する。例えばマトリクス配置されたMOSFET
のうち列方向に配置されたMOSFETのソース・
ドレインを直列接続し、この列と直交する方向に
ゲート電極とする複数の入力配線、例えば第１図
のA₁ないしA_oおよびφ_Xをはわせ、上記
MOSFETのうち、選択されたものをデプレツシ
ヨン型とする。このようにするとマトリクス配置
の各列からそれぞれ所望の論理出力を取り出すこ
とができる。

第１図の例は、また電源−V_DDにクロツクパル
スφ_Xが負電位になつたときのみ電流が流れるの
みであるので低消費電力である。

しかしながら、この回路は、沢山の入力信号を
受けるために沢山のMOSFETを直列接続する
と、この直列接続MOSFETのソース・ドレイン
間抵抗が増加し、したがつて信号を入力してから
出力端子に充分なレベルの信号が得られるように
なるまでの時間を長くしなければならない。すな
わちアクセス時間が長くなる。

本発明の目的とするところは、アクセスタイム
の高速化を図つたROMを提供することにある。

本発明の他の目的は簡単な構成でアクセスタイ
ムの高速化が図れるROMを提供することにあ
る。

本発明の他の目的は、集積回路装置として適す
るROMを提供することにある。

本発明に従うと、直列接続を要するMOSFET
が複数のグループに分割され、この複数のグルー
プからの出力信号が後で合成される。合成手段
は、分割されたグループの間に置かれる。

第３図の回路図は、グループ分割の構成を示し
ている。同図において、２は第１のROM回路、
３は第２のROM回路、４はNOR回路、５はイン
バータである。

ROM回路２においては、出力端子O₁と負電源
−V_DDとの間にキヤパシターC₁へのプリチヤージ
のためのMOSFETM₀₁が接続され、出力端子O₁
と接地間にMOSFETM₁₁ないしM_1oが直列接続
されている。MOSFETM₀₁のゲートはクロツク
パルスφ_Xのための端子に接続され、
MOSFETM₁₁ないしM_1oのゲートはそれぞれ入
力信号A₁₁ないしA_1oを受けるための端子に接続
されている。

ROM回路３においては、出力端子O₂と負電源
−V_DDとの間にキヤパシターC₂へのプリチヤージ
のためのMOSFETM₀₂が接続され、出力端子O₂
と接地間にMOSFET M₂₁ないしM_2oが直列接続
されている。MOSFET M₀₂のゲートはクロツク
パルスφ_Xのための端子に接続され、MOSFET
M₂₁ないしM_2nのゲートはそれぞれ入力信号A₂₁
ないしA_2nを受けるための端子に接続されてい
る。

この例において、特に制限されないが、全ての
MOSFETはＰチヤンネル型であり、これらは周
知の製造技術によつて１つのＮ型シリコン基板上
につくられる。これらMOSFETのうちM₃₃およ
びM₃₅はデプレツシヨン型であり、残りはエンハ
ンスメント型である。

ROM回路２，３は、クロツクパルスφ_Xにより
それぞれの出力信号O₁，O₂に接続されたキヤパ
シターC₁，C₂に負電源−V_DDからオン状態の
MOSFET M₀₁，M₀₂を介してプリチヤージされ
る。次いでMOSFET M₀₁，M₀₂がオフしたと
き、入力信号A₁₁ないしA_1oおよびA₂₁ないしA_2n
の状態によつてキヤパシターC₁およびC₂の電荷
がMOSFET M₁₁ないしM_1oおよびM₂₁ないし
M_2nの直列通路により放電させられるかどうかが
決められる。

NOR回路４のMOSFET M₃₁のゲートはROM
回路２の出力端子O₂に接続され、MOSFET M₃₂
のゲートはROM回路３の出力端子O₁に接続され
ている。NOR回路４の出力端子、すなわち負荷
MOSFET M₃₃とMOSFET M₃₂との共通接続端
子には、M₃₁およびM₃₂の少なくとも一方がオフ
すれば負電源電位が現われる。

インバータ回路５は上記NOR回路４出力を反
転する。

これら回路２ないし５により、出力端子O₃に
は、入力信号A₁₁ないしA_1oおよびA₂₁ないしA_2n
をそれぞれ受けるMOSFETM₁₁ないしM_1oおよ
びM₂₁ないしM_2nからなる２つの直列接続回路の
少なくとも一方がオンすると出力端子O₃には接
地電位が現われる。

この第３図の回路は、入力A₁₁ないしA_1oおよ
びA₂₁ないしA_2nに同時に応答することができる。
入力信号がメモリ（図示しない）のためのアドレ
ス信号であり、図のようにしｍ＝ｎ＝12なら、
A_oないしA_1oのうちの１つとA₂₁ないしA_2nのう
ちの１つとの対を制御することにより、例えば
A₁₁ないしA_1oを０ないし2047番地のためのデコ
ーダ用とし、A₂₁ないしA_2nを2048ないし4095番
地のためのデコーダ用として使用することができ
る。

このようにｍ＋ｎ個のMOSFETをｍ個とｎ個
に分割する方法においてはｍ＋ｎ個のMOSFET
の合成抵抗をｍ：ｎに分割できるので、それぞれ
の出力端子O₁，O₂と接地間のMOSFETの合成抵
抗を減少できる。前記のようにｍ＝ｎ＝12なら、
24個のMOSFETを直列接続する場合に比べ半分
にできる。

他方、キヤパシターC₁はMOSFET M₁₁のドレ
インと半導体基板間およびM₀₁のソースと半導体
基板間のpn接合容量およびM₃₂のゲートと半導体
基板間の容量によつて構成され、同様にキヤパシ
ターC₂はM₀₂のソース、M₂₁のドレインおよび
M₃₁のゲートと半導体基板間に形成される。これ
らキヤパシターC₁，C₂のそれぞれの容量値は前
記第１図のC₁とほとんど変らない。

したがつて第３図のROM回路２と３において
直列接続されたMOSFETのソース・ドレイン間
抵抗とキヤパシターC₁，C₂とにより形成される
それぞれの時定数回路の時定数は、ｍ＋ｎ個の
FETを何ら分割しない場合に比べほぼ半分とな
る。したがつて、MOSFET M₀₁，M₀₂によりキ
ヤパシターC₁，C₂をプリチヤージしてから後、
入力A₁₁ないしA_1oおよびA₂₁ないしA_2nによりこ
れらキヤパシターC₁，C₂の電荷が放電して所望
レベルになるまでの時間は第１図の回路を使用す
る場合に比べほぼ半減する。

第３図の構成において、回路の高速化のため
に、直列接続MOSFETの分割によりキヤパシタ
ーC₁，C₂の放電用抵抗を半減する考えは、更に
３分割、４分割の考えへ拡張され得ることは明ら
かであろう。

第３図では、出力端子O₁もしくはO₂のいずれ
か一方が接地電位となつたとき出力端子O₃に接
地電位が出力されるようにされたが、必要によつ
ては出力端子O₁およびO₂が同時に接地電位にな
つたとき出力端子O₃に接地電位が出力されるよ
うにすることもできる。

このような要求に対しては第３図のNOR回路
４に代つて第４図のようなNAND回路を使用す
ることができる。

また第３図では、例えばROM回路３におい
て、キヤパシターC₂へのプリチヤージ時に
MOSFET M₂₁ないしM_2nが全てオンしていると
電源−V_DDと接地間に直流通路が形成される。こ
のような直流通路が望ましくない場合は、第５図
のようにMOSFET M_2nと接地間に、プリチヤー
ジ時にオフするMOSFET M₀₃を挿入することが
できる。

第３図において、出力O₁とO₂とを合成するた
めの回路は更に他の回路に変更することが可能で
あり、インバータ回路３は必要に応じて省略する
ことができる。

第６図は第３図の構成をメモリマトリクスに使
用した場合の応用例を示す。

この例では同図に示すようにアドレスデコーダ
３及びメインマトリクス出力ブロツク４〜６をそ
れぞれ上下に２分割し、それぞれを個別的に駆動
できるようにする。すなわち、メモリマトリクス
としての第１の出力ブロツク４を４ａと４ｂに、
また第２の出力ブロツク５を５ａと５ｂに、さら
に第３の出力ブロツク６を６ａと６ｂに上下２段
に分割し、上段のメモリマトリクス（４ａ〜６
ａ）は２分割したうちの一方のアドレスデコーダ
３ａによつて駆動し、下段のメモリマトリクス
（４ｂ〜６ｂ）はアドレスデコーダ３ｂによつて
駆動する。そして、それぞれのメモリマトリクス
の対応する出力ブロツク（４ａと４ｂ、５ａと５
ｂ、６ａと６ｂ）の出力をOR回路L₁〜L₃を介し
て出力V₀₁〜V₀₃として取り出す。

以上のような構成のROMでは、２分割された
アドレスデコーダのいずれか一方を選択すること
により、その選択されたアドレスデコーダによつ
て上下いずれかのメモリマトリクスの出力ブロツ
クを動作させることができる。すなわち、例え
ば、アドレスデコーダ３ａが選択されたとする
と、上段に存するメモリマトリクス４ａ〜６ａか
らの情報を得ることができる。仮りに出力ブロツ
ク４ａの出力が“１”すなわち接地電位とする
と、その出力ラインO₁に“１”レベルが取り出
され、このブロツクに対応する下段ブロツク４ｂ
の出力ラインO₂が選択されていない時は“０”
レベル（すなわち負電位）となつているからOR
回路L₁の出力V₀₁に“１”レベルが得られる。以
下同様にしてメモリマトリクス５ａの出力が０の
ときはORゲート回路L₂の出力V₀₂に“０”レベ
ルが得られ、６ａの出力が１のときはV₀₃に
“１”レベルが得られる。これに対し、アドレス
デコーダ３ｂが選択されたときは、下段のメモリ
マトリクスの出力ブロツク４ｂ〜６ｂが動作可能
となる。このようにして上下いずれかの出力ブロ
ツクが選ばれているときにその出力点に設けられ
ているゲート回路の出力に選ばれたブロツクの出
力が得られることになる。

以上の説明から明らかなように、分割された出
力ブロツクは、個別的に駆動されることになる。
そして、それぞれ分割されたメモリマトリクスの
ラインに直列接続されるFETの数は分割しない
場合に比して半分になる。このため、メモリマト
リクス回路のデイスチヤージ時間はほぼ半分にな
り、したがつてアクセスタイムも約２倍に高速化
されることになる。また、高速化のために若干の
数のOR回路（第５図ではL₁〜L₃）を追加するだ
けであり、その追加面積もROM全体として見た
場合には殆んど無視できる程度のものであるから
集積度に影響を与えることはない。

本発明の好適な実施例に従うと分割されたメモ
リマトリクスとプリチヤージ用MOSFETとの間
に第２のアドレスデコーダが挿入される。この場
合、第２のアドレスデコーダによつてメモリマト
リクスのどの列を有効にするかどうか決めること
ができるので、１つのプリチヤージ用MOSFET
にメモリマトリクスの複数列を対応させることが
できる。

この第２のアドレスデコーダを使用する方法は
プリチヤージ用MOSFETの数を減少させるとと
もに前記のOR回路の数も減少させる。

この第２のアドレスデコーダを使用する回路は
次の第７図に示した実施例によつて理解されるで
あろう。

この第７図の例では、４キロビツトROMの例
を示す。同図では、本発明の特徴部分であるアド
レスデコーダとメモリマトリクス部分の接続関係
を重点的に示す。他のタイミングパルス印加部
分、出力信号取扱い部分等は図示していない。

図においてラインAD₆₃の例を第９図に示すよ
うに、丸印はエンハンスメント型MOSFETが有
ることを示し、矢印は、この矢印が示す位置にお
いてMOSFETのゲートラインが有ることを示
す。

この例は一部を省略した形式で書かれているが
１つのアドレス入力に対し、８ビツトの情報V₀₁
ないしV₀₈が出力する。

３a₁はアドレス信号A₄〜A₁₁が印加される上段
第１のアドレスデコーダであり、アドレスデコー
ドラインAD₀〜AD₆₃に対してMOSFETがそれぞ
れ任意に直列接続される。３a₂₁，３a₂₂は４本の
アドレス信号A₀〜A₃が印加される上段第２のア
ドレスデコーダであり、データラインに
MOSFETがそれぞれ任意に直列接続される。ま
た、３b₁はアドレス信号A₄〜A₁₁が印加される下
段の第１のアドレスデコーダであり、アドレスデ
コードラインAD₆₄〜AD₁₂₇にMOSFETが任意に
直列接続される。３b₂₁，３b₂₂はアドレス信号A₀
〜A₃が印加される下段第２のアドレスデコーダ
でありデータラインに任意に直列接続された
MOSFETからなる。さらに、４ａ，５ａは上段
メモリマトリクスの出力ブロツクであり、４ｂ，
５ｂは上記４ａ，５ａに対応する下段メモリマト
リクスの出力ブロツクである。そして、出力ブロ
ツク４ａ，４ｂの出力はそれぞれアドレスデコー
ダ３a₂₁，３b₂₁を介してOR回路L₁の入力点に印
加され、出力ブロツク５ａ，５ｂの出力はそれぞ
れアドレスデコーダ３a₂₂，３b₂₂を介してOR回
路L₃の入力点に印加される。OR回路L₁ないしL₈
の出力V₀₁ないしV₀₈をROMの出力とする。な
お、L₀，L₄〜L₆はインバータであり、特に、L₀
は最上段に存するアドレスラインA₁₁に連らなつ
ており、アドレスデコーダ３a₁と３b₁を切替えて
動作させるためのものである。

第７図に図示の回路は同一半導体基板に形成さ
れる。アドレスデコードラインAD₆₃近傍の半導
体基板の平面図を第８図Ａに示す。第８図Ａ−
A′における断面図すなわちアドレスデコードラ
インAD₆₃に関連する部分の断面を第８図Ｂに示
す。

第８図において、MOSFETはＰチヤンネル型
であり、Ｎ型シリコン基板１０上につくられてい
る。第８図Ａにおいて、破線はＰ型領域を示し、
二点鎖線はポリシリコン層を示し、実線はアルミ
ニウム電極を示す。一点鎖線は酸化膜３１または
CVD法によるシリコン酸化膜３２に孔を設けて
アルミニウム電極とＰ型領域および基板もしくは
ポリシリコン層とをコンタクトさせている部分を
示している。

MOSFET Q₁ないしQ₇のソース・ドレインは
図面上で横方向に配置されている（このQ₁ない
しQ₇はアドレスデコーダ３a₁のためのものであ
る）。Q₁のソース領域１１は電極３１により基板
１０と短絡され、ドレイン領域１２はQ₂のソー
ス領域と共通構造になつている。各Ｐ型領域１１
ないし３０の対ではさまれた部分の基板表面には
MOSFETのゲート領域のための薄い酸化膜が形
成されている。各ゲート領域上にはポリシリコン
層A₁₁，A₁₀，₄，φ_X，AD′₆₃が延長している。

この例では、Q₂，Q₇がデプレツシヨン型であ
り、それぞれA₁₀，₄の信号レベルにかかわら
ず、常時オン状態である。このデプレツシヨン型
MOSFETは、第７図のマトリクス３a₁，３a₂₁，
３a₂₂，３b₁，３b₂₁，３b₂₂，４ａ，４ｂ，５ａお
よび５ｂの丸印がつけられたエンハンス型
MOSFETを示す交点以外の交点に配置される。

FETQ₈，Q₁₃のソース・ドレイン領域は図面上
で縦方向に配置されている。このQ₈，Q₁₃はメモ
リマトリクス４ａ，５ａのためのものである。

以上のようなROMによれば、インバータL₀に
よつていずれかのアドレスデコーダ（３a₁又は３
b₁）が選ばれると他方のアドレスデコーダは非選
択となる。また、OR回路L₁及びL₂によつて必ず
１つの単位ブロツクの信号が読み出されるものと
なることより通常のROMとしての機能を有する
とともに、前述のようにアクセスタイムの高速化
が図れるROMとなる。

第７図のように、OR回路L₁，L₈をブロツク４
ａ，５ａと４ｂ，５ｂとの間に設ける構成の場
合、ブロツク４ａからの出力と４ｂからの出力が
OR回路L₁に供給されるまでの距離、ブロツク５
ａからの出力と５ｂからの出力がOR回路L₈に供
給されるまでの距離をそれぞれ短くできる。この
構成は、特に、信号レベルが直流的に決まるので
なく、キヤパシタのチヤージレベルによつて決ま
ることによつて容量を介する不所望なカツプリン
グによる影響を受けやすいいわゆるレシオレス回
路構成において、カツプリングノイズを減少させ
る点で意味がある。第７図のOR回路L₁，L₈は、
スタテイツク回路であり、それぞれの出力は、カ
ツプリングノイズによる影響を受けにくい。

なお、分割されたメモリマトリクスを第６図、
第７図のように上下に配置する場合は、メモリマ
トリクス４ａないし６ａ及び４ｂないし６ｂの全
体の形状を細長くなりすぎないように整えること
ができる。このような配置構成は、とくに、第７
図のようにデコーダ３ａ，３ｂの設定によつてメ
モリアレイにおける直列接続のMOSFETの数を
減少させる場合は、MOSFETの列数がそれに応
じて増大することとなり、メモリマトリクスの横
方向の幅が増大しがちとなるので、特に考慮した
方が良い。

本発明は上記実施例に限定されず種々の変形を
用いることができる。

例えば上記実施例では各出力ブロツクを２分割
することにしたが、それ以上に分割することも可
能であり、かかる場合にはアクセスタイムの高速
化が更に図れるものとなる。

また、上記実施例では上下の出力ブロツクの出
力を選択するためにOR回路を用いたがこれに限
らず、各ブロツクの出力を直接出力回路に印加す
るものとしてもよい。

さらに、アドレスデコーダ３a₁と３b₁の選択手
段としてインバータL₀を最も重みを大きくして
なる最上段のアドレスライン（8Kビツトの中間
である2048ビツトのライン）A₁₁に接続するもの
としたが、これに限らず他のアドレスラインに接
続してもよい。しかし、上記のようにアドレスラ
インA₁₁に接続した方が分割し易くなることは言
うまでもない。すなわち、上段のアドレスデコー
ダ３a₁，３a₂が選択されたときは2046ビツト以下
のビツトが読み出され、下段のアドレスデコーダ
３b₁，３b₂が選ばれたときは2046ビツト以上のビ
ツトが読み出されることになる。

また、ゲート電極の電位によりスイツチする必
要のないFETを得るために、第８図のようなデ
プレツシヨン型でなく、例えば第１０図のように
全てをエンハンスメント型にしておき、必要に応
じ、アルミニウム電極３１，３２でソース・ドレ
イン領域を短絡するようにすることもできる。第
１０図の方法はアルミニウムの抵抗が半導体領域
よりもはるかに小さいことにより、抵抗を減少さ
せることができる。

本発明は、上記実施例のように4Kビツトの
ROMに適用できるのみならず、それ以外の容量
のROMにも広く適用できることは言うまでもな
い。

【図面の簡単な説明】

第１図は従来の縦型ROMの一例を示す回路
図、第２図はその動作説明のためのタイミングチ
ヤート、第３図はブロツク分割された縦型ROM
の回路図、第４図および第５図は第３図の変形例
の回路図、第６図は第３図の回路の応用例のブロ
ツク図、第７図は実施例の回路図、第８図Ａは第
７図を半導体集積化したときのラインAD₆₃近傍
の平面図、第８図Ｂは同図ＡのＡ−A′における
断面図、第９図は第７図の部分の回路図、第１０
図は他の半導体集積回路の断面図、第１１図は第
７図のタイミングチヤートである。１，３ａ，３ｂ，３a₁，３a₂₁，３a₂₂，３b₁，
３b₂₁，３b₂₂……アドレスデコーダ、２，４ａ，
５ａ，６ａ，４ｂ，５ｂ，６ｂ……メモリマトリ
クス出力ブロツク、７……フリツプフロツプ回
路、L₀〜L₆……ゲート回路、Q₁〜Q₆₄、M₁〜M₁₀
……FET。

Claims

【特許請求の範囲】１それぞれ、互いに行方向に平行に延長されア
ドレス信号によつて選択的に選択レベルにされる
複数の入力線と、行および列状に選択的に配置さ
れ各行においてゲートが対応する上記入力線に共
通に結合されかつ各列においてソース・ドレイン
が直列接続された固定記憶素子としての複数の
MOSFETと、上記直列接続されたMOSFETの
列の複数からなるMOSFET列群とそれぞれ対応
された複数の出力線とを備えた第１、第２メモリ
アレイと、上記第１メモリアレイの上記出力線と回路の基
準電位点との間においてそれぞれ上記MOSFET
の列と直列接続されかつアドレス信号によつてス
イツチ動作されることによつて各MOSFET列群
内のMOSFETの列を選択する複数のMOSFET
からなる第１デコーダ手段と、上記第２メモリアレイの上記出力線と上記回路
の基準電位点との間においてそれぞれ上記
MOSFETの列と直列接続されかつアドレス信号
によつてスイツチ動作されることによつて各
MOSFET群内のMOSFETの列を選択する複数
のMOSFETからなる第２デコーダ手段と、上記第１メモリアレイの出力線と上記第２メモ
リアレイの対応する出力線の信号をそれぞれ論理
和合成することによつて出力信号をそれぞれ形成
する複数の論理合成手段と、を備えてなる半導体リードオンリメモリであつ
て、上記第１メモリアレイと上記第２メモリアレイ
のMOSFETの列が、互いに同じ列方向にされか
つ上記第１メモリアレイのMOSFETの列が延び
た方向の位置に上記第２メモリアレイが位置する
ように上記第１メモリアレイと第２メモリアレイ
とが配置されてなる、ことを特徴とする半導体リードオンリメモリ。２上記複数の論理合成手段が、上記第１メモリ
マトリクスと上記第２メモリマトリクスとの間に
配置されてなることを特徴とする特許請求の範囲
第１項に記載の半導体リードオンリメモリ。３上記第１メモリマトリクス及び上記第２メモ
リマトリクスの上記複数の入力線が、アドレス信
号によつて選択レベルにされるようにされてなる
ことを特徴とする特許請求の範囲第１項又は第２
項記載の半導体リードオンリメモリ。４上記第１デコード手段を構成する複数の
MOSFETのそれぞれが上記第１メモリアレイの
対応するMOSFETの列の延長線上に位置される
とともに上記第１デコード手段における複数のア
ドレス入力線が上記第１メモリアレイの上記複数
の入力線と平行に延長され、上記第２デコード手段を構成する複数の
MOSFETのそれぞれが上記第２メモリアレイの
対応するMOSFETの列の延長線上に位置される
とともに上記第２デコード手段における複数のア
ドレス入力線が上記第２メモリアレイの上記複数
の入力線と平行に延長されてなる、ことを特徴とする特許請求の範囲第１項ないし第
３項のうちの１つに記載の半導体リードオンリメ
モリ。５上記第１、第２メモリマトリクスにおいて、
入力線が選択レベルにされたときオフする必要の
ないMOSFETがデイプレツシヨン型の
MOSFETから構成されてなることを特徴とする
特許請求の範囲第１項ないし第４項のうちの１に
記載の半導体リードオンリメモリ。６上記第１、第２メモリマトリクスにおいて、
入力線が選択レベルにされたときオフする必要の
ないMOSFET部分が、ソース・ドレイン領域の
短絡された構成にされてなることを特徴とする特
許請求の範囲第１項ないし第４項のうちの１に記
載の半導体リードオンリメモリ。