JPH0320933B2 - - Google Patents
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- Publication number
- JPH0320933B2 JPH0320933B2 JP63177273A JP17727388A JPH0320933B2 JP H0320933 B2 JPH0320933 B2 JP H0320933B2 JP 63177273 A JP63177273 A JP 63177273A JP 17727388 A JP17727388 A JP 17727388A JP H0320933 B2 JPH0320933 B2 JP H0320933B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- tap
- switches
- common
- resistor
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/661—Improving the reconstruction of the analogue output signal beyond the resolution of the digital input signal, e.g. by interpolation, by curve-fitting, by smoothing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、Ｎビツトのデジタル・アナログ・コ
ンバータ（DAC）の分解能を、（Ｎ＋Ｐ）ビツト
精度（accuracy）に拡大するために、Ｎビツト
DACを、（Ｎ＋Ｐ）ビツトのDACに変更するた
めの要素を付加したDACに関する。
ンバータ（DAC）の分解能を、（Ｎ＋Ｐ）ビツト
精度（accuracy）に拡大するために、Ｎビツト
DACを、（Ｎ＋Ｐ）ビツトのDACに変更するた
めの要素を付加したDACに関する。
Ｂ 従来の技術
デジタル値からアナログ値への変換器、即ち
DACは、データ処理システムにおいて従来から
広く使われている。
DACは、データ処理システムにおいて従来から
広く使われている。
DACには、重み付け電流式DACや、抵抗式
DACなどの種々の形式がある。
DACなどの種々の形式がある。
現在、抵抗式のＮビツトDACは、2N個のタツ
プを持つ薄膜フイルム抵抗のストリングから作ら
れている。従来のDACにおいては、米国特許第
4543560号に示されているように、ＮビツトDAC
の変換能力を（Ｎ＋Ｐ）ビツトの変換能力に拡張
するために、ＮビツトDACの１つの段が、バツ
フア・アンプを介して、他のＰビツトDACの段
にカスケード接続されている。
プを持つ薄膜フイルム抵抗のストリングから作ら
れている。従来のDACにおいては、米国特許第
4543560号に示されているように、ＮビツトDAC
の変換能力を（Ｎ＋Ｐ）ビツトの変換能力に拡張
するために、ＮビツトDACの１つの段が、バツ
フア・アンプを介して、他のＰビツトDACの段
にカスケード接続されている。
２つの段の間のバツフア・アンプの存在は、変
換の一元化（monotonicity）を妨げ、且つ変換
時間を増加させる。
換の一元化（monotonicity）を妨げ、且つ変換
時間を増加させる。
更に、DACを半導体チツプに集積する場合、
バツフア・アンプはチツプの中にその分に相当す
る余分な空間を必要とする。
バツフア・アンプはチツプの中にその分に相当す
る余分な空間を必要とする。
Ｃ 発明が解決しようとする問題点
本発明の目的は、精度を犠牲にすることなく、
ＮビツトDACから、（Ｎ＋Ｐ）ビツトDACに変
更する技術を提供することにある。
ＮビツトDACから、（Ｎ＋Ｐ）ビツトDACに変
更する技術を提供することにある。
本発明の他の目的は、Ｐビツトの拡張に起因す
る余分な変換時間を最小限にしたDACを提供す
ることにある。
る余分な変換時間を最小限にしたDACを提供す
ることにある。
本発明の他の目的は、ＮビツトDACの一元化
を本質的に維持している（Ｎ＋Ｐ）ビツトの
DACを提供することにある。
を本質的に維持している（Ｎ＋Ｐ）ビツトの
DACを提供することにある。
本発明の他の目的は、半導体チツプに集積され
たとき、DACの領域を最少限に止めた（Ｎ＋Ｐ）
ビツトDACを提供することにある。
たとき、DACの領域を最少限に止めた（Ｎ＋Ｐ）
ビツトDACを提供することにある。
Ｄ 問題点を解決するための手段
本発明に従つた装置は、（Ｎ＋Ｐ）ビツトのデ
ジタル入力信号をアナログ電圧信号に変換して出
力するためのデジタル・アナログ・コンバータで
あつて、 第１の電圧源Ｖ１と第２の電圧源Ｖ２との間に
直列に接続された、各々がその両側にタツプを有
する2N個の抵抗素子（Ｒ１，…，Ｒ１６。以下、
これらの抵抗素子の各々から見て、第１の電圧源
側のタツプを第１タツプと呼び、第２の電圧源側
のタツプを第２タツプと呼ぶ。）からなる第１の
抵抗ストリング２と、 上記第１の抵抗ストリング２の各抵抗素子ごと
に、当該抵抗素子の第１タツプと第１の共通タツ
プＭ１を導通させるべく設けられた第１種の導電
路（例えば、Ｒ６につき、Ｎ６−OUT２−Ｍ１）
と、 上記第１種の導電路の各々に設けられたスイツ
チ（例えば、上記Ｎ６−Ｍ１導電路につき、SW
６とSW１８−１）によつて構成される第１のス
イツチ群（MSBスイツチ・ブロツク１０とLSB
スイツチ・ブロツク１２）とを有し、 上記第１種の導電路の各々は当該導電路のスイ
ツチが閉じられた状態でインピーダンスＺを呈
し、 さらに、上記第１の抵抗ストリングの各抵抗素
子ごとに、当該抵抗素子の第２タツプと第２の共
通タツプＭ７を導通させるべく設けられた第２種
の導電路（例えば、Ｒ６につき、Ｎ７−Ｍ７）
と、 上記第２種の導電路の各々に設けられたスイツ
チ（例えば、上記Ｎ７−Ｍ７導電路につき、SW
−７とSW１８−２）によつて構成される第２の
スイツチ群（MSBスイツチ・ブロツク１０と
LSBスイツチ・ブロツク１４）とを有し、 上記第２種の導電路の各々は当該導電路のスイ
ツチが閉じられた状態で上記第１種の導電路と同
じインピーダンスＺを呈し、 さらに、各々が上記第１種又は第２種の導電路
と同じインピーダンスＺを呈する2P−２個の抵抗
素子（Ｚ１，…，Ｚ６）を、上記第１の共通タツ
プＭ１と上記第２の共通タツプＭ７との間に直列
に接続し、かつ抵抗素子同士の間にタツプ（Ｍ
２，…，Ｍ６）を設けてなる第２の抵抗ストリン
グ１８と、 上記第２の抵抗ストリング１８に含まれるタツ
プ（上記第１と第２の共通タツプＭ１，Ｍ７を含
む）ごとに、当該タツプと当該デジタル・アナロ
グ・コンバータの出力端子２０とを導通させるべ
く設けられた第３種の導電路（例えば、Ｍ２につ
き、Ｍ２−SW２３−２０）と、 上記第３の導電路の各々に設けられたスイツチ
（例えば、上記Ｍ２の導電路につき、SW２３）
と上記第２の抵抗ストリングの途中に設けられた
スイツチSW２１とによつて構成される第３のス
イツチ群１６と、デジタル入力信号の上位Ｎビツ
トのバイナリ値（Ａ６，…，Ａ３）の組合せ（例
えば０１０１）に応答して、上記第１の抵抗スト
リング２の選ばれた抵抗素子（例えばＲ６）の第
１タツプＮ６を上記第１の共通タツプにＭ１に導
通させ、且つ当該抵抗素子Ｒ６の第２タツプＭ７
を上記第２の共通タツプＭ７に導通させるべく、
上記第１及び第２のスイツチ群のスイツチの開閉
を制御する第１のスイツチ制御手段と、 デジタル入力信号の下位Ｐビツトのバイナリ値
Ａ２，Ａ１，Ａ０の特定の組合せ（例えば００
０）に応答して、上記第２の抵抗ストリング１８
の途中のスイツチSW２１を開くとともに、上記
第１又は第２の共通タツプの一方（例えばＭ１）
を上記出力端子２０に導通させるべく、上記第３
のスイツチ群のその他のスイツチの開閉を制御
し、 上記Ｐビツトのバイナリ値の組合せが上記特定
の組合せ（０００）以外であるとき（例えば０１
０）には、当該組合せに応答して、上記第２の抵
抗ストリング１８の途中のスイツチSW２１を閉
じるとともに、上記第２の抵抗ストリングに含ま
れるタツプのうち選択されたものＭ２を上記出力
端子に導通させるべく上記第３のスイツチ群のそ
の他のスイツチの開閉を制御する第２のスイツチ
制御手段 を具備することを特徴とする。
ジタル入力信号をアナログ電圧信号に変換して出
力するためのデジタル・アナログ・コンバータで
あつて、 第１の電圧源Ｖ１と第２の電圧源Ｖ２との間に
直列に接続された、各々がその両側にタツプを有
する2N個の抵抗素子（Ｒ１，…，Ｒ１６。以下、
これらの抵抗素子の各々から見て、第１の電圧源
側のタツプを第１タツプと呼び、第２の電圧源側
のタツプを第２タツプと呼ぶ。）からなる第１の
抵抗ストリング２と、 上記第１の抵抗ストリング２の各抵抗素子ごと
に、当該抵抗素子の第１タツプと第１の共通タツ
プＭ１を導通させるべく設けられた第１種の導電
路（例えば、Ｒ６につき、Ｎ６−OUT２−Ｍ１）
と、 上記第１種の導電路の各々に設けられたスイツ
チ（例えば、上記Ｎ６−Ｍ１導電路につき、SW
６とSW１８−１）によつて構成される第１のス
イツチ群（MSBスイツチ・ブロツク１０とLSB
スイツチ・ブロツク１２）とを有し、 上記第１種の導電路の各々は当該導電路のスイ
ツチが閉じられた状態でインピーダンスＺを呈
し、 さらに、上記第１の抵抗ストリングの各抵抗素
子ごとに、当該抵抗素子の第２タツプと第２の共
通タツプＭ７を導通させるべく設けられた第２種
の導電路（例えば、Ｒ６につき、Ｎ７−Ｍ７）
と、 上記第２種の導電路の各々に設けられたスイツ
チ（例えば、上記Ｎ７−Ｍ７導電路につき、SW
−７とSW１８−２）によつて構成される第２の
スイツチ群（MSBスイツチ・ブロツク１０と
LSBスイツチ・ブロツク１４）とを有し、 上記第２種の導電路の各々は当該導電路のスイ
ツチが閉じられた状態で上記第１種の導電路と同
じインピーダンスＺを呈し、 さらに、各々が上記第１種又は第２種の導電路
と同じインピーダンスＺを呈する2P−２個の抵抗
素子（Ｚ１，…，Ｚ６）を、上記第１の共通タツ
プＭ１と上記第２の共通タツプＭ７との間に直列
に接続し、かつ抵抗素子同士の間にタツプ（Ｍ
２，…，Ｍ６）を設けてなる第２の抵抗ストリン
グ１８と、 上記第２の抵抗ストリング１８に含まれるタツ
プ（上記第１と第２の共通タツプＭ１，Ｍ７を含
む）ごとに、当該タツプと当該デジタル・アナロ
グ・コンバータの出力端子２０とを導通させるべ
く設けられた第３種の導電路（例えば、Ｍ２につ
き、Ｍ２−SW２３−２０）と、 上記第３の導電路の各々に設けられたスイツチ
（例えば、上記Ｍ２の導電路につき、SW２３）
と上記第２の抵抗ストリングの途中に設けられた
スイツチSW２１とによつて構成される第３のス
イツチ群１６と、デジタル入力信号の上位Ｎビツ
トのバイナリ値（Ａ６，…，Ａ３）の組合せ（例
えば０１０１）に応答して、上記第１の抵抗スト
リング２の選ばれた抵抗素子（例えばＲ６）の第
１タツプＮ６を上記第１の共通タツプにＭ１に導
通させ、且つ当該抵抗素子Ｒ６の第２タツプＭ７
を上記第２の共通タツプＭ７に導通させるべく、
上記第１及び第２のスイツチ群のスイツチの開閉
を制御する第１のスイツチ制御手段と、 デジタル入力信号の下位Ｐビツトのバイナリ値
Ａ２，Ａ１，Ａ０の特定の組合せ（例えば００
０）に応答して、上記第２の抵抗ストリング１８
の途中のスイツチSW２１を開くとともに、上記
第１又は第２の共通タツプの一方（例えばＭ１）
を上記出力端子２０に導通させるべく、上記第３
のスイツチ群のその他のスイツチの開閉を制御
し、 上記Ｐビツトのバイナリ値の組合せが上記特定
の組合せ（０００）以外であるとき（例えば０１
０）には、当該組合せに応答して、上記第２の抵
抗ストリング１８の途中のスイツチSW２１を閉
じるとともに、上記第２の抵抗ストリングに含ま
れるタツプのうち選択されたものＭ２を上記出力
端子に導通させるべく上記第３のスイツチ群のそ
の他のスイツチの開閉を制御する第２のスイツチ
制御手段 を具備することを特徴とする。
なお、第１の抵抗ストリングにおいて、ある抵
抗素子にとつて第２タツプが隣りの抵抗素子にと
つての第１タツプであつてもよい。例えば、第１
図において、Ｒ６にとつての第２タツプとＲ７に
とつての第１タツプはともにＮ７である。
抗素子にとつて第２タツプが隣りの抵抗素子にと
つての第１タツプであつてもよい。例えば、第１
図において、Ｒ６にとつての第２タツプとＲ７に
とつての第１タツプはともにＮ７である。
また、第１の抵抗ストリングにおいて、ある抵
抗素子についての第２導電路と隣りの抵抗素子に
ついての第１導電路が一部分共通していてもよ
い。例えば、第１図において、Ｒ６の第２導電路
Ｎ７−（SW７）−（SW１８−２）−Ｍ７とＲ７の
第１導電路Ｎ７−（SW７）−（SW１９−１）−Ｍ
１は途中まで共通である。
抗素子についての第２導電路と隣りの抵抗素子に
ついての第１導電路が一部分共通していてもよ
い。例えば、第１図において、Ｒ６の第２導電路
Ｎ７−（SW７）−（SW１８−２）−Ｍ７とＲ７の
第１導電路Ｎ７−（SW７）−（SW１９−１）−Ｍ
１は途中まで共通である。
Ｅ 実施例
第４図は、従来のＮビツトDACの抵抗とスイ
ツチの配列を示す図である。本発明の説明を簡明
にするために、実施例において、数値Ｎは４に選
んである。第１図は、Ｐが３のときに、第４図に
示す装置を、どのようにして、４＋ＰのDACに
拡張するかについての本発明の実施例を説明する
ための図である。
ツチの配列を示す図である。本発明の説明を簡明
にするために、実施例において、数値Ｎは４に選
んである。第１図は、Ｐが３のときに、第４図に
示す装置を、どのようにして、４＋ＰのDACに
拡張するかについての本発明の実施例を説明する
ための図である。
第４図の装置に与えられる４ビツトの入力ワー
ドは、４個のビツト、Ａ６，Ａ５，Ａ４及びＡ３
を含んでいる。
ドは、４個のビツト、Ａ６，Ａ５，Ａ４及びＡ３
を含んでいる。
第４図のDAC装置は、2N＝24＝16個の抵抗を
持つており、そして、夫々が単位抵抗値Ｒを有す
る16個の抵抗Ｒ１乃至Ｒ１６は、２つの電圧源Ｖ
１及びＶ２の間に直列に接続されている。それら
の抵抗は、Ｎ１乃至Ｎ１６の16個のタツプを有す
る抵抗ストリング２を構成している。スイツチ
SW１乃至SW１６は、タツプＮ１乃至Ｎ１６に
接続されている。これらのスイツチは、上位部
（MSB）スイツチ・ブロツク４を構成している。
これらのスイツチは、１グループが４個のスイツ
チから成る４つのスイツチのグループに編成され
ている。
持つており、そして、夫々が単位抵抗値Ｒを有す
る16個の抵抗Ｒ１乃至Ｒ１６は、２つの電圧源Ｖ
１及びＶ２の間に直列に接続されている。それら
の抵抗は、Ｎ１乃至Ｎ１６の16個のタツプを有す
る抵抗ストリング２を構成している。スイツチ
SW１乃至SW１６は、タツプＮ１乃至Ｎ１６に
接続されている。これらのスイツチは、上位部
（MSB）スイツチ・ブロツク４を構成している。
これらのスイツチは、１グループが４個のスイツ
チから成る４つのスイツチのグループに編成され
ている。
第１のグループは、スイツチSW１乃至SW４
を含み、第２のグループは、スイツチSW５乃至
SW８を含み、第３のグループは、スイツチSW
９乃至SW１２を含み、第４のグループは、スイ
ツチSW１３乃至SW１６を含んでいる。各スイ
ツチの第１端子は、抵抗ストリングの対応するタ
ツプに接続されている。第４図に示されているよ
うに、４つのグループの第１、第２、第３及び第
４スイツチの第２端子は、夫々、出力ノード
OUT１，OUT２，OUT３及びOUT４夫々に共
通に接続されている。
を含み、第２のグループは、スイツチSW５乃至
SW８を含み、第３のグループは、スイツチSW
９乃至SW１２を含み、第４のグループは、スイ
ツチSW１３乃至SW１６を含んでいる。各スイ
ツチの第１端子は、抵抗ストリングの対応するタ
ツプに接続されている。第４図に示されているよ
うに、４つのグループの第１、第２、第３及び第
４スイツチの第２端子は、夫々、出力ノード
OUT１，OUT２，OUT３及びOUT４夫々に共
通に接続されている。
出力ノードOUT１乃至OUT４は、スイツチ
SW１７，SW１８，SW１９及びSW２０で構成
されるLSBスイツチ・ブロツク６に接続されて
いる。SW１７乃至SW２０の第１端子は、ノー
ドOUT１乃至OUT４に夫々接続されている。
SW１７，SW１８，SW１９及びSW２０で構成
されるLSBスイツチ・ブロツク６に接続されて
いる。SW１７乃至SW２０の第１端子は、ノー
ドOUT１乃至OUT４に夫々接続されている。
スイツチSW１７乃至SW２０の第２端子は、
ノード７において共通に接続されている。ノード
７は、出力アンプ８の入力に接続されている。ア
ナログ電圧は、アンプ８の出力端子９に発生され
る。
ノード７において共通に接続されている。ノード
７は、出力アンプ８の入力に接続されている。ア
ナログ電圧は、アンプ８の出力端子９に発生され
る。
第１スイツチのスイツチ群の閉状態、または開
状態は、上位部ビツトの値、Ａ６及びＡ５に従属
し、そして、第２スイツチのスイツチ群の閉また
は開状態は、LSBビツトＡ４及びＡ３に従属す
る。
状態は、上位部ビツトの値、Ａ６及びＡ５に従属
し、そして、第２スイツチのスイツチ群の閉また
は開状態は、LSBビツトＡ４及びＡ３に従属す
る。
第１スイツチ・グループ中のスイツチSW１乃
至SW４は、Ａ６ストリングＡ５の両方が０であ
るとき、閉状態にされ、第２グループ中のスイツ
チSW５乃至SW８は、Ａ６及びＡ５が01である
とき、閉状態にされ、第３グループ中のスイツチ
SW９乃至SW１２、Ａ６及びＡ５が10であると
き、閉状態にされ、第４グループ中のスイツチ
SW１３乃至SW１６は、Ａ６及びＡ５の両方が
１であるとき、閉状態にされているものとして説
明する。
至SW４は、Ａ６ストリングＡ５の両方が０であ
るとき、閉状態にされ、第２グループ中のスイツ
チSW５乃至SW８は、Ａ６及びＡ５が01である
とき、閉状態にされ、第３グループ中のスイツチ
SW９乃至SW１２、Ａ６及びＡ５が10であると
き、閉状態にされ、第４グループ中のスイツチ
SW１３乃至SW１６は、Ａ６及びＡ５の両方が
１であるとき、閉状態にされているものとして説
明する。
SW１７は、Ａ４及びＡ３の両方が０にあると
き閉状態にされる。SW１８は、Ａ４及びＡ３
が、夫々０及び１にあるとき閉状態にされる。
SW１９は、Ａ４及びＡ３が、夫々１及び０にあ
るとき閉状態にされる。SW２０は、Ａ４及びＡ
３が、夫々１及び１にあるとき閉状態にされる。
き閉状態にされる。SW１８は、Ａ４及びＡ３
が、夫々０及び１にあるとき閉状態にされる。
SW１９は、Ａ４及びＡ３が、夫々１及び０にあ
るとき閉状態にされる。SW２０は、Ａ４及びＡ
３が、夫々１及び１にあるとき閉状態にされる。
スイツチを閉状態にさせる論理状態は、第４図
に示されているが、 然し、MSB（上位部）のビツト及びLSB（下位部）
のビツトによつて、スイツチを制御する回路装置
は、第４図には示されていない。
に示されているが、 然し、MSB（上位部）のビツト及びLSB（下位部）
のビツトによつて、スイツチを制御する回路装置
は、第４図には示されていない。
第４図は、ビツトＡ６，Ａ５，Ａ４及びＡ３
が、夫々０，１，０及び１にある場合の各スイツ
チの開閉状態を示しており、この場合には、ノー
ドＮ６の電圧Ｖ６が、アナログ出力OUTに与え
られる。
が、夫々０，１，０及び１にある場合の各スイツ
チの開閉状態を示しており、この場合には、ノー
ドＮ６の電圧Ｖ６が、アナログ出力OUTに与え
られる。
数値Ｎを任意の整数ｎに選ぶと、コンバータ
は、ｘ＝2n個の抵抗Ｒ１乃至Rxと、ｘ＝2n個の
タツプＮ１乃至Nxとを持つことになる。
は、ｘ＝2n個の抵抗Ｒ１乃至Rxと、ｘ＝2n個の
タツプＮ１乃至Nxとを持つことになる。
Ｎは、１ｌ＜ｎの条件の下で、ｎ＝ｍ＋ｌで
あるように、上位部ビツトの数ｍと、下位部ビツ
トの数ｌとの和に等しい値である。
あるように、上位部ビツトの数ｍと、下位部ビツ
トの数ｌとの和に等しい値である。
スイツチ・ブロツク４（または第１図のブロツ
ク１０）中に、１グループが2l個のスイツチを含
む2m個のグループと、スイツチ・ブロツク６（ま
たは第１図のブロツク１２）中に2l個のスイツチ
がある。
ク１０）中に、１グループが2l個のスイツチを含
む2m個のグループと、スイツチ・ブロツク６（ま
たは第１図のブロツク１２）中に2l個のスイツチ
がある。
2m個のグループ中のスイツチは、MSBビツト
の2m個の組合せの１つによつて制御され、そし
て、ブロツク６中のスイツチは、ｌ個のビツトの
2l個の組合せによつて制御される。
の2m個の組合せの１つによつて制御され、そし
て、ブロツク６中のスイツチは、ｌ個のビツトの
2l個の組合せによつて制御される。
ｌ＝０のときは、ブロツク６は必要がなく、ブ
ロツク４は、2n個のスイツチで構成される。
ロツク４は、2n個のスイツチで構成される。
本発明に従つて、第４図に示した４ビツト抵抗
式DACは、抵抗Ｒ１乃至１６の選択された１つ
に跨がる電位差を2P個で分割するよう配列された
タツプを設け、且つ2P個のエレメントを含む付加
的な抵抗ストリングを与えるこことによつて（４
＋Ｐ）ビツトのDACに拡張することが出来る。
式DACは、抵抗Ｒ１乃至１６の選択された１つ
に跨がる電位差を2P個で分割するよう配列された
タツプを設け、且つ2P個のエレメントを含む付加
的な抵抗ストリングを与えるこことによつて（４
＋Ｐ）ビツトのDACに拡張することが出来る。
第１図に示された装置は、第１の抵抗ストリン
グ２と、MSBスイツチ・ブロツク１０と、３個
のLSBスイツチ・ブロツク１２，１４及び１６
と、抵抗ストリング１８とを含んでいる。
グ２と、MSBスイツチ・ブロツク１０と、３個
のLSBスイツチ・ブロツク１２，１４及び１６
と、抵抗ストリング１８とを含んでいる。
抵抗ストリング２は、タツプＮ５，Ｎ９及びＮ
１３と重複して、付加的タツプＮ４−２，Ｎ８−
２、Ｎ１２−２を含み、さらにＮ１６−Ｎ２を含
んでおり、抵抗Ｒ１６の上部端子に設けられたタ
ツプＮ１６−２は、電圧源Ｖ２に接続されてい
る。第１、第２、第３及び第４のスイツチ・グル
ープの一部として、付加的なスイツチSW４−
２，SW８−２，SW１２−２及びSW１６−２が
夫々のグループに設けられており、それらのスイ
ツチの一方の側は、上述の付加的タツプに接続さ
れており、他方の側は、共通出力点OUT５に接
続されている。これらの付加的スイツチは、夫々
が属する第１、第２、第３及び第４のグループ中
のスイツチと同じ論理条件によつて制御される。
１３と重複して、付加的タツプＮ４−２，Ｎ８−
２、Ｎ１２−２を含み、さらにＮ１６−Ｎ２を含
んでおり、抵抗Ｒ１６の上部端子に設けられたタ
ツプＮ１６−２は、電圧源Ｖ２に接続されてい
る。第１、第２、第３及び第４のスイツチ・グル
ープの一部として、付加的なスイツチSW４−
２，SW８−２，SW１２−２及びSW１６−２が
夫々のグループに設けられており、それらのスイ
ツチの一方の側は、上述の付加的タツプに接続さ
れており、他方の側は、共通出力点OUT５に接
続されている。これらの付加的スイツチは、夫々
が属する第１、第２、第３及び第４のグループ中
のスイツチと同じ論理条件によつて制御される。
ノードOUT１，OUT２，OUT３及びOUT４
は、LSB「下部スイツチ」ブロツク１２中のスイ
ツチSW１７−１、スイツチSW１８−１、SW１
９−１及びスイツチSW２０−１に接続されてお
り、これらのスイツチは、第４図のLSBスイツ
チ・ブロツク６中のスイツチと同じに配列され、
且つ制御される。
は、LSB「下部スイツチ」ブロツク１２中のスイ
ツチSW１７−１、スイツチSW１８−１、SW１
９−１及びスイツチSW２０−１に接続されてお
り、これらのスイツチは、第４図のLSBスイツ
チ・ブロツク６中のスイツチと同じに配列され、
且つ制御される。
ノードOUT２，OUT３，UT４及びOTT５
は、LSB「上部スイツチ」ブロツク１４中のスイ
ツチSW１７−２、スイツチSW１８−２、SW１
９−２及びスイツチSW２０−２に接続されてお
り、これらのスイツチは、ノードOUT２乃至
OUT５に対するスイツチ・ブロツク１２中の対
応するスイツチSW１７−１乃至SW２０−１と
同じに配列され、同じ論理条件で制御される。
は、LSB「上部スイツチ」ブロツク１４中のスイ
ツチSW１７−２、スイツチSW１８−２、SW１
９−２及びスイツチSW２０−２に接続されてお
り、これらのスイツチは、ノードOUT２乃至
OUT５に対するスイツチ・ブロツク１２中の対
応するスイツチSW１７−１乃至SW２０−１と
同じに配列され、同じ論理条件で制御される。
SW１７−１乃至SW２０−１の共通のタツプ
（ノード）Ｍ１と、SW１７−２乃至SW２０−２
の共通のタツプ（ノード）Ｍ７とは、第２の抵抗
ストリング１８の両端に接続されている。この抵
抗ストリングは、後述する理由によつて、2P−２
個の抵抗素子Ｚ１乃至Ｚ６を含んでいる。
（ノード）Ｍ１と、SW１７−２乃至SW２０−２
の共通のタツプ（ノード）Ｍ７とは、第２の抵抗
ストリング１８の両端に接続されている。この抵
抗ストリングは、後述する理由によつて、2P−２
個の抵抗素子Ｚ１乃至Ｚ６を含んでいる。
タツプＭ２，Ｍ３，Ｍ４，Ｍ５及びＭ６が、こ
のストリングの相次ぐ２個の素子の共通のノード
に与えられている。
のストリングの相次ぐ２個の素子の共通のノード
に与えられている。
SW２２，SW２３，SW２４，SW２５，SW
２６，SW２７及びSW２８を含むLSB出力スイ
ツチ・ブロツク１６は、Ｐ個の付加的なビツトＡ
０，Ａ１，及びＡ２によつて制御される。SW２
２乃至SW２８のスイツチの第１端子は、タツプ
Ｍ１乃至Ｍ７に夫々接続され、そして第２端子は
共通ノード２０に接続されている。ノード２０
は、第４図のノード７と同じように出力アンプの
入力に接続されている。これらのスイツチを閉状
態にさせるための論理条件は、第１図に示した通
りである。
２６，SW２７及びSW２８を含むLSB出力スイ
ツチ・ブロツク１６は、Ｐ個の付加的なビツトＡ
０，Ａ１，及びＡ２によつて制御される。SW２
２乃至SW２８のスイツチの第１端子は、タツプ
Ｍ１乃至Ｍ７に夫々接続され、そして第２端子は
共通ノード２０に接続されている。ノード２０
は、第４図のノード７と同じように出力アンプの
入力に接続されている。これらのスイツチを閉状
態にさせるための論理条件は、第１図に示した通
りである。
スイツチSW２１により第１図に模式的に示さ
れたたストリング解放手段は、下位部ビツトＡ
０，Ａ１及びＡ２が全て０であるか、または、コ
ンバータがＮビツトDACとして使われたときに、
ストリング１８のタツプＭ１を、他のタツプから
切り離すために設けられている。このスイツチ
は、オア回路２２によつて動作され、オア回路の
入力は、３個のビツトＡ０，Ａ１及びＡ２が０に
あるときか、または、プログラム入力Ｐ１が１に
なつたときに、活性化される。これは、第１図に
模式的に示されている。
れたたストリング解放手段は、下位部ビツトＡ
０，Ａ１及びＡ２が全て０であるか、または、コ
ンバータがＮビツトDACとして使われたときに、
ストリング１８のタツプＭ１を、他のタツプから
切り離すために設けられている。このスイツチ
は、オア回路２２によつて動作され、オア回路の
入力は、３個のビツトＡ０，Ａ１及びＡ２が０に
あるときか、または、プログラム入力Ｐ１が１に
なつたときに、活性化される。これは、第１図に
模式的に示されている。
本発明の実施例において、ブロツク１０中の
MSBスイツチは、すべて同じインピーダンスを
有しており、LSB「下部スイツチ」ブロツク１２
中のLSBスイツチもまた同じインピーダンスを
有している。１つのMSBスイツチは、１つの
LSBスイツチと協働して、10キロオームの直列
抵抗値ｚを持ち、この値は５オームの抵抗値を持
つ単位抵抗Ｒに対して高い値を有している。
MSBスイツチは、すべて同じインピーダンスを
有しており、LSB「下部スイツチ」ブロツク１２
中のLSBスイツチもまた同じインピーダンスを
有している。１つのMSBスイツチは、１つの
LSBスイツチと協働して、10キロオームの直列
抵抗値ｚを持ち、この値は５オームの抵抗値を持
つ単位抵抗Ｒに対して高い値を有している。
抵抗素子Ｚ１乃至Ｚ６のインピーダンスはｚの
値を持つている。第１図に示した実施例を説明す
るために、デジタル入力ビツト、Ａ６，Ａ５，Ａ
４，Ａ３，Ａ２，Ａ１及びＡ０が夫々、０，１，
０，１，０，０及び０であり、MSBスイツチ・
ブロツク１０の第２グループのスイツチ中のSW
−５乃至SW８、及びSW８−２が閉状態であり、
このスイツチ・ブロツク中の他のスイツチは、開
状態にあるものとする。スイツチ・ブロツク１２
及び１４中のスイツチSW１８−１及びSW１８
−２は、閉じられている。スイツチSW２２が閉
じられ、そしてスイツチSW２１が開かれたと
き、ノードＮ６の電圧が出力ノード２０に与えら
れる。
値を持つている。第１図に示した実施例を説明す
るために、デジタル入力ビツト、Ａ６，Ａ５，Ａ
４，Ａ３，Ａ２，Ａ１及びＡ０が夫々、０，１，
０，１，０，０及び０であり、MSBスイツチ・
ブロツク１０の第２グループのスイツチ中のSW
−５乃至SW８、及びSW８−２が閉状態であり、
このスイツチ・ブロツク中の他のスイツチは、開
状態にあるものとする。スイツチ・ブロツク１２
及び１４中のスイツチSW１８−１及びSW１８
−２は、閉じられている。スイツチSW２２が閉
じられ、そしてスイツチSW２１が開かれたと
き、ノードＮ６の電圧が出力ノード２０に与えら
れる。
３個の付加的なＰビツトのすべてが０ではない
とすると、ストリング１８は、Ｍ１及びＭ７の間
で接続される。従つて、ノードＮ６は、閉じられ
たスイツチSW６及びSW１８−１の抵抗値に等
価のインピーダンス、即ちｚを持つ１つの抵抗性
エレメントと、ストリング１８の６個の抵抗素
子、及び閉じられたスイツチSW７及びSW１８
−２の抵抗値に等価のインピーダンス、即ちｚを
持つ１つの抵抗性エレメントとで構成される回路
を介して、ノードＮ６がノードＮ７に接続され
る。これは、抵抗Ｒ６に跨がつて電圧ｖが分割さ
れることを意味し、その分割値は、（Ｖ２−Ｖ
１）／2N、即ち（Ｖ２−Ｖ１）／16であり、タツ
プＭ１乃至Ｍ７夫々に与えられる。従つて、Vx
が（Ｎ＋Ｐ）ビツト・ワードのＮ個の上位部ビツ
トによつて選択されたタツプNx、即ち第１図に
示したタツプＮ６における電圧であると仮定する
と、タツプＭ１乃至Ｍ７の電圧は、以下の通りで
ある。
とすると、ストリング１８は、Ｍ１及びＭ７の間
で接続される。従つて、ノードＮ６は、閉じられ
たスイツチSW６及びSW１８−１の抵抗値に等
価のインピーダンス、即ちｚを持つ１つの抵抗性
エレメントと、ストリング１８の６個の抵抗素
子、及び閉じられたスイツチSW７及びSW１８
−２の抵抗値に等価のインピーダンス、即ちｚを
持つ１つの抵抗性エレメントとで構成される回路
を介して、ノードＮ６がノードＮ７に接続され
る。これは、抵抗Ｒ６に跨がつて電圧ｖが分割さ
れることを意味し、その分割値は、（Ｖ２−Ｖ
１）／2N、即ち（Ｖ２−Ｖ１）／16であり、タツ
プＭ１乃至Ｍ７夫々に与えられる。従つて、Vx
が（Ｎ＋Ｐ）ビツト・ワードのＮ個の上位部ビツ
トによつて選択されたタツプNx、即ち第１図に
示したタツプＮ６における電圧であると仮定する
と、タツプＭ１乃至Ｍ７の電圧は、以下の通りで
ある。
M1→ Vx＋ ｖ／８
M2→ Vx＋2v／８
M3→ Vx＋3v／８
M4→ Vx＋4v／８
M5→ Vx＋5v／８
M6→ Vx＋6v／８
M7→ Vx＋7v／８
この電圧の１つは、第１図に示されたように、
Ｐビツトの値に従つて閉状態にされるブロツク１
６中のスイツチSW２２乃至SW２８の中の１つ
によつて、ノード２０に与えられる。例えば、Ｐ
ビツトが001であれば、スイツチSW２２が閉じ
られる。Ｐビツトが111であれば、スイツチSW
２８が閉じられる。
Ｐビツトの値に従つて閉状態にされるブロツク１
６中のスイツチSW２２乃至SW２８の中の１つ
によつて、ノード２０に与えられる。例えば、Ｐ
ビツトが001であれば、スイツチSW２２が閉じ
られる。Ｐビツトが111であれば、スイツチSW
２８が閉じられる。
また、スイツチ２２は、Ｐビツトが000のとき
にも閉じられる。そのとき、スイツチ２１は開で
ある。
にも閉じられる。そのとき、スイツチ２１は開で
ある。
３個のタツプＮ４−２，Ｎ８−２及びＮ１２−
２がノードＮ５，Ｎ９及びＮ１３に与えられ、そ
して付加的なタツプＮ１６−２は、抵抗Ｒ１６の
最上部の端子に与えられ、これにより、ストリン
グ１８を抵抗Ｒ４，Ｒ８，Ｒ１２及びＲ１６を通
して接続させる。
２がノードＮ５，Ｎ９及びＮ１３に与えられ、そ
して付加的なタツプＮ１６−２は、抵抗Ｒ１６の
最上部の端子に与えられ、これにより、ストリン
グ１８を抵抗Ｒ４，Ｒ８，Ｒ１２及びＲ１６を通
して接続させる。
第２図は、関連するスイツチと、抵抗素子Ｚ１
乃至Ｚ６の詳細を示す図である。
乃至Ｚ６の詳細を示す図である。
本発明の実施例においてＡ６＝０のときに閉じ
られるスイツチSW１乃至SW８と、SW４−２及
びSW８−２とは、NMOSトランジスタである。
Ａ６＝１のときに閉じられるスイツチSW９乃至
SW１６と、SW１２−２及びSW１６−２とは、
PMOSトランジスタである。
られるスイツチSW１乃至SW８と、SW４−２及
びSW８−２とは、NMOSトランジスタである。
Ａ６＝１のときに閉じられるスイツチSW９乃至
SW１６と、SW１２−２及びSW１６−２とは、
PMOSトランジスタである。
ノードＮ６及びＮ７の間の配列のみが第２図に
示されている。
示されている。
スイツチSW７及びSW６を作つているトラン
ジスタＴ７及びＴ６のゲートは、６．Ａ５＝１
の条件が満足されたときに活性化されるビツト・
デコーダ３２の出力ライン３０に接続されてい
る。
ジスタＴ７及びＴ６のゲートは、６．Ａ５＝１
の条件が満足されたときに活性化されるビツト・
デコーダ３２の出力ライン３０に接続されてい
る。
スイツチSW１８−１及びSW１８−２は同じ
構造を持つている。スイツチSW１８−１は
NMOSトランジスタTN１８−１及びPMOSト
ランジスタTP１８−１で構成され、そしてスイ
ツチSW１８−２は、NMOSトランジスタTN１
８−２及びPMOSトランジスタTP１８−２で構
成されている。第２図に示されているように、こ
れらの相補的トランジスタは、並列に接続され、
そしてMSBトランジスタＴ６及びＴ７と直列に
接続される。
構造を持つている。スイツチSW１８−１は
NMOSトランジスタTN１８−１及びPMOSト
ランジスタTP１８−１で構成され、そしてスイ
ツチSW１８−２は、NMOSトランジスタTN１
８−２及びPMOSトランジスタTP１８−２で構
成されている。第２図に示されているように、こ
れらの相補的トランジスタは、並列に接続され、
そしてMSBトランジスタＴ６及びＴ７と直列に
接続される。
スイツチSW１８を構成するNMOS及びPMOS
トランジスタは、論理条件４．Ａ３が満足され
たとき、オンにされる。
トランジスタは、論理条件４．Ａ３が満足され
たとき、オンにされる。
従つて、ビツト・デコーダ３６の対応する出力
ライン３４、トランジスタTN１８−２及びTN
１８−１のゲートに接続されている。このライン
はまた、インバータＩ１８−１及びＩ１８−２に
与えられており、それらのインバータの出力は
PMOSトランジスタTP１８−１及びTP１８−
２のゲートの夫々に与えられる。
ライン３４、トランジスタTN１８−２及びTN
１８−１のゲートに接続されている。このライン
はまた、インバータＩ１８−１及びＩ１８−２に
与えられており、それらのインバータの出力は
PMOSトランジスタTP１８−１及びTP１８−
２のゲートの夫々に与えられる。
素子Ｚ１乃至Ｚ６は、NMOSトランジスタ
TNM及びPMOSトランジスタTPMを並列に接
続することにより構成され、そのゲート電極は、
Ａ６＝０の条件が満たされたデコーダの出力ライ
ン３８に接続される。従つて、Ａ６が０になつた
とき、抵抗素子Ｚ１乃至Ｚ６のTNMトランジス
タは、スイツチSW１乃至SW８を作つている
NMOSのインピーダンスをコピーするためにオ
ンにされる。Ａ６が１であるとき、抵抗素子Ｚ１
乃至Ｚ６のTPMトランジスタは、スイツチSW
９乃至SW１６と、SW１２−２及びSW１６−２
とを作つているPMOSトランジスタのインピー
ダンスをコピーするために、オンにされる。
TNM及びPMOSトランジスタTPMを並列に接
続することにより構成され、そのゲート電極は、
Ａ６＝０の条件が満たされたデコーダの出力ライ
ン３８に接続される。従つて、Ａ６が０になつた
とき、抵抗素子Ｚ１乃至Ｚ６のTNMトランジス
タは、スイツチSW１乃至SW８を作つている
NMOSのインピーダンスをコピーするためにオ
ンにされる。Ａ６が１であるとき、抵抗素子Ｚ１
乃至Ｚ６のTPMトランジスタは、スイツチSW
９乃至SW１６と、SW１２−２及びSW１６−２
とを作つているPMOSトランジスタのインピー
ダンスをコピーするために、オンにされる。
抵抗素子Ｚ１乃至Ｚ６のトランジスタTNM及
びTPMは、ブロツク１０を作つているNMOS及
びPMOSトランジスタと同じでなければならな
い。
びTPMは、ブロツク１０を作つているNMOS及
びPMOSトランジスタと同じでなければならな
い。
また、素子Ｚ１乃至Ｚ６は、並列に接続された
NMOSトランジスタTNL及びPMOSトランジス
タTPLを含み、そして、トランジスタTNM前記
TPMと直列に配列されている。トランジスタ
TNL及びTPLは、スイツチSW１８−１及びSW
１８−２を作つているトランジスタTN１８及び
TP１８として配列される。
NMOSトランジスタTNL及びPMOSトランジス
タTPLを含み、そして、トランジスタTNM前記
TPMと直列に配列されている。トランジスタ
TNL及びTPLは、スイツチSW１８−１及びSW
１８−２を作つているトランジスタTN１８及び
TP１８として配列される。
素子Ｚ１乃至Ｚ６中のトランジスタTNLのゲ
ートは、オア・ゲート２２のライン４０を介して
デコーダ４２の出力ライン４０に接続されてお
り、出力ライン４０は、Ａ２，Ａ１及びＡ０が０
にあるとき、ゼロ・レベルになつて、ストリング
１８をノードＭ１及びＭ７から切離すために、素
子Ｚ１乃至Ｚ６のトランジスタTNLをオフにさ
せる。
ートは、オア・ゲート２２のライン４０を介して
デコーダ４２の出力ライン４０に接続されてお
り、出力ライン４０は、Ａ２，Ａ１及びＡ０が０
にあるとき、ゼロ・レベルになつて、ストリング
１８をノードＭ１及びＭ７から切離すために、素
子Ｚ１乃至Ｚ６のトランジスタTNLをオフにさ
せる。
オア回路２２の出力ライン４１は、素子Ｚ１乃
至２６中のインバータINVに接続され、インバ
ータの出力ラインは、ライン４０がゼロ・レベル
にあるとき、トランジスタTPLをオフにするた
めに、トランジスタTPLのゲートに与えられる。
至２６中のインバータINVに接続され、インバ
ータの出力ラインは、ライン４０がゼロ・レベル
にあるとき、トランジスタTPLをオフにするた
めに、トランジスタTPLのゲートに与えられる。
NMOSトランジスタTNLは、LSBスイツチ
「上部スイツチ」ブロツク１２及び「下部スイツ
チ」１４のNMOSトランジスタに従わなければ
ならない。
「上部スイツチ」ブロツク１２及び「下部スイツ
チ」１４のNMOSトランジスタに従わなければ
ならない。
出力スイツチSW２２乃至SW２８は、スイツ
チSW１８−１及びSW１８−２と同じ構造を持
ち、それらのゲートは、第１図及び第３図に示し
た論理条件が満足されたときに活性化されるデコ
ーダ４２のライン４４乃至５０の出力信号によつ
て制御される。
チSW１８−１及びSW１８−２と同じ構造を持
ち、それらのゲートは、第１図及び第３図に示し
た論理条件が満足されたときに活性化されるデコ
ーダ４２のライン４４乃至５０の出力信号によつ
て制御される。
この装置は、オア・ゲート２２の１つの入力に
プログラム入力PIがストリング１８をノードＭ
１及びＭ７から切離すようにセツトされたとき、
７ビツトの精度を持ちつつも、Ｎ（＝４）ビツト
（の分解能を持つ）DACとして使用することが出
来る。
プログラム入力PIがストリング１８をノードＭ
１及びＭ７から切離すようにセツトされたとき、
７ビツトの精度を持ちつつも、Ｎ（＝４）ビツト
（の分解能を持つ）DACとして使用することが出
来る。
プログラム入力PIがストリング１８とノード
M1及びＭ７の間の接続を与えたとき、Ｎビツト
DACの分解能は、第１図に示されたように、Ｐ
（＝３）ビツト分だけ拡張することが出来る。
M1及びＭ７の間の接続を与えたとき、Ｎビツト
DACの分解能は、第１図に示されたように、Ｐ
（＝３）ビツト分だけ拡張することが出来る。
分解能は、ストリング２中の抵抗に跨がる電圧
を22＝４で分割することによつて、４倍に拡張す
ることが出来る。これは、LSBビツト00，01，
10及び11の値に従つて制御される出力スイツチ
SW２２，SW２３，SW２５及びSW２７を介し
て、ノードＭ１、ノードＭ２、ノードＭ４、また
はノードＭ６を出力２０に接続することによつて
達成される。
を22＝４で分割することによつて、４倍に拡張す
ることが出来る。これは、LSBビツト00，01，
10及び11の値に従つて制御される出力スイツチ
SW２２，SW２３，SW２５及びSW２７を介し
て、ノードＭ１、ノードＭ２、ノードＭ４、また
はノードＭ６を出力２０に接続することによつて
達成される。
分解能は、ストリング２の中の選択された抵抗
に跨がる電圧を２つに分割することによつて、２
倍に拡張することが出来る。これは、付加ビツト
の値０または１によつて制御される出力スイツチ
SW２２及びSW２５を介して、ノードＭ１及び
Ｍ４を出力２０に接続することによつて達成され
る。
に跨がる電圧を２つに分割することによつて、２
倍に拡張することが出来る。これは、付加ビツト
の値０または１によつて制御される出力スイツチ
SW２２及びSW２５を介して、ノードＭ１及び
Ｍ４を出力２０に接続することによつて達成され
る。
また、これは、閉状態にされたとき、選択され
たノードＭ１乃至Ｍ７、またはＭ２乃至Ｍ６を短
絡するスイツチを設けて、必要なときに、SW２
２、SW２７またはSW２８を介してアナログ・
レベルを取らせることによつて達成することが出
来る。第１図及び第２図を参照して説明された技
術的思想は、Ｎ及びＰを任意の値に選択すること
が出来ることを開示している。この場合のＮ及び
Ｐの数値は、既に説明したように、Ｎ＝ｎ＝ｍ＋
ｌで、ｎは１ｌ＜ｎを条件とする任意の整数で
ある。
たノードＭ１乃至Ｍ７、またはＭ２乃至Ｍ６を短
絡するスイツチを設けて、必要なときに、SW２
２、SW２７またはSW２８を介してアナログ・
レベルを取らせることによつて達成することが出
来る。第１図及び第２図を参照して説明された技
術的思想は、Ｎ及びＰを任意の値に選択すること
が出来ることを開示している。この場合のＮ及び
Ｐの数値は、既に説明したように、Ｎ＝ｎ＝ｍ＋
ｌで、ｎは１ｌ＜ｎを条件とする任意の整数で
ある。
抵抗ストリング２は、ｘ＝2n個の抵抗Ｒ１乃至
Rxを含んでおり、MSBスイツチ・ブロツク１０
は、ｘ＝2n個のMSBスイツチを含んでおり、
LSB「上部スイツチ」ブロツク１２及び「下部ス
イツチ」ブロツク１４は、2l個のスイツチを含ん
でいる。Ｐは最大の拡張ビツト数とした場合、ス
トリング１８は、2P−２の素子を含む。ブロツク
１６は、2P−１個の出力スイツチを含む。
Rxを含んでおり、MSBスイツチ・ブロツク１０
は、ｘ＝2n個のMSBスイツチを含んでおり、
LSB「上部スイツチ」ブロツク１２及び「下部ス
イツチ」ブロツク１４は、2l個のスイツチを含ん
でいる。Ｐは最大の拡張ビツト数とした場合、ス
トリング１８は、2P−２の素子を含む。ブロツク
１６は、2P−１個の出力スイツチを含む。
第３図に示すように、ｌ＝０とすると、「上部
スイツチ」ブロツク１４により遂行される機能
は、閉状態にされたときに、ブロツク１０中のス
イツチSW１乃至SW１６と同じインピーダンス
を呈し、且つスイツチSW１乃至SW１６と同じ
論理的条件で制御される2n個のスイツチSW１−
１乃至SW１６−１を含むスイツチ構成を介して
遂行される。スイツチSW１−１乃至SW１６−
１は、ノードＭ７に対して共通に接続された第１
端子と、抵抗ストリング２のタツプＮ２乃至Ｎ１
６と重複するタツプＮ１−２乃至Ｎ１５−２及
び、Ｎ１６−２に接続された第２端子とを持つて
いる。この場合、ブロツク１０中のスイツチが
NMOS及びPMOSトランジスタで作られている
とき、抵抗素子Ｚ１乃至Ｚ６は、ブロツク１０中
のNMOSまたは、PMOSトランジスタをコピー
したNMOSまたは、PMOSトランジスタ、
TNM及びTPMを含む。
スイツチ」ブロツク１４により遂行される機能
は、閉状態にされたときに、ブロツク１０中のス
イツチSW１乃至SW１６と同じインピーダンス
を呈し、且つスイツチSW１乃至SW１６と同じ
論理的条件で制御される2n個のスイツチSW１−
１乃至SW１６−１を含むスイツチ構成を介して
遂行される。スイツチSW１−１乃至SW１６−
１は、ノードＭ７に対して共通に接続された第１
端子と、抵抗ストリング２のタツプＮ２乃至Ｎ１
６と重複するタツプＮ１−２乃至Ｎ１５−２及
び、Ｎ１６−２に接続された第２端子とを持つて
いる。この場合、ブロツク１０中のスイツチが
NMOS及びPMOSトランジスタで作られている
とき、抵抗素子Ｚ１乃至Ｚ６は、ブロツク１０中
のNMOSまたは、PMOSトランジスタをコピー
したNMOSまたは、PMOSトランジスタ、
TNM及びTPMを含む。
何れの場合でも、Ｎを８とし、Ｐを４とした場
合、12ビツトの精度を有する12ビツト分解能の
DACか、または、４個のLSBビツトを低位に保
つことによるか、あるいはプログラムされた入力
をセツトすることによつて、12ビツトの精度を有
する８ビツト分解能のDACを作ることが出来、
あるいは、出力スイツチの選択を制御することに
よつて12ビツト精度の10ビツト分解能DACを作
ることが出来る。
合、12ビツトの精度を有する12ビツト分解能の
DACか、または、４個のLSBビツトを低位に保
つことによるか、あるいはプログラムされた入力
をセツトすることによつて、12ビツトの精度を有
する８ビツト分解能のDACを作ることが出来、
あるいは、出力スイツチの選択を制御することに
よつて12ビツト精度の10ビツト分解能DACを作
ることが出来る。
Ｆ 発明の効果
上述したように、本発明はＮビツトDACの基
本設計を維持しつつ、これを（Ｎ＋Ｐ）ビツトに
拡張したDACであつて、半導体チツプに集積化
した際に占める空間及び変換時間の増加を最少限
に止めた（Ｎ＋Ｐ）ビツトDACを提供する。
本設計を維持しつつ、これを（Ｎ＋Ｐ）ビツトに
拡張したDACであつて、半導体チツプに集積化
した際に占める空間及び変換時間の増加を最少限
に止めた（Ｎ＋Ｐ）ビツトDACを提供する。
第１図は本発明に従つて第４図に示したDAC
の変換能力を４ビツトから７ビツトに拡張した
DACを示す図、第２図は第１図のブロツク１０，
１２，１４、及び１６中のスイツチ配列と抵抗素
子Ｚ１乃至Ｚ６の細部を示す図、第３図はＮビツ
トDACがLSBブロツク１２，１４を含まないと
きに、本発明に従つた装置の動作を説明するため
の図、第４図は通常の４ビツトDACを示す図で
ある。 Ｖ１，Ｖ２……電圧源、２，１８……第１の抵
抗ストリング、８……出力アンプ、９……出力端
子、１０……MSBスイツチ・ブロツク、１２…
…LSB「下部スイツチ」ブロツク、１４……LSB
「上部スイツチ」ブロツク、１８……第２の抵抗
ストリング。
の変換能力を４ビツトから７ビツトに拡張した
DACを示す図、第２図は第１図のブロツク１０，
１２，１４、及び１６中のスイツチ配列と抵抗素
子Ｚ１乃至Ｚ６の細部を示す図、第３図はＮビツ
トDACがLSBブロツク１２，１４を含まないと
きに、本発明に従つた装置の動作を説明するため
の図、第４図は通常の４ビツトDACを示す図で
ある。 Ｖ１，Ｖ２……電圧源、２，１８……第１の抵
抗ストリング、８……出力アンプ、９……出力端
子、１０……MSBスイツチ・ブロツク、１２…
…LSB「下部スイツチ」ブロツク、１４……LSB
「上部スイツチ」ブロツク、１８……第２の抵抗
ストリング。
Claims (1)
- 【特許請求の範囲】 １ （Ｎ＋Ｐ）ビツトのデジタル入力信号をアナ
ログ電圧信号に変換して出力するためのデジタ
ル・アナログ・コンバータであつて、 第１の電圧源と第２の電圧源との間に直列に接
続された、各々がその両側にタツプを有する2N個
の抵抗素子（以下、これらの抵抗素子の各々から
見て、第１の電圧源側のタツプを第１タツプと呼
び、第２電圧源側のタツプを第２タツプと呼ぶ）
からなる第１の抵抗ストリングと、 上記第１の抵抗ストリングの各抵抗素子ごと
に、当該抵抗素子の第１タツプと第１の共通タツ
プを導通させるべく設けられた第１種の導電路
と、 上記第１種の導電路の各々に設けられたスイツ
チによつて構成される第１のスイツチ群とを有
し、 上記第１種の導電路の各々は当該導電路のスイ
ツチが閉じられた状態でインピーダンスＺを呈
し、 さらに、上記第１の抵抗ストリングの各抵抗素
子ごとに、当該抵抗素子の第２タツプと第２の共
通タツプを導通させるべく設けられた第２種の導
電路と、 上記第２種の導電路の各々に設けられたスイツ
チによつて構成される第２のスイツチ群とを有
し、 上記第２種の導電路の各々は当該導電路のスイ
ツチが閉じられた状態で上記第１種の導電路と同
じインピーダンスＺを呈し、 さらに、各々が上記第１種又は第２種の導電路
と同じインピーダンスＺを呈する2P−２個の抵抗
素子を、上記第１の共通タツプと上記第２の共通
タツプとの間に直列に接続し、かつ抵抗素子同士
の間にタツプを設けてなる第２の抵抗ストリング
と、 上記第２の抵抗ストリングに含まれるタツプ
（上記第１と第２の共通タツプを含む）ごとに、
当該タツプと当該デジタル・アナログ・コンバー
タの出力端子とを導通させるべく設けられた第３
種の導電路と、 上記第３種の導電路の各々に設けられたスイツ
チと上記第２の抵抗ストリングの途中に設けられ
たスイツチとによつて構成される第３のスイツチ
群と、 デジタル入力信号の上位Ｎビツトのバイナリ値
の組合せに応答して、上記第１の抵抗ストリング
の選ばれた抵抗素子の第１タツプを上記第１の共
通タツプに導通させ、且つ当該抵抗素子の第２タ
ツプを上記第２の共通タツプに導通させるべく、
上記第１及び第２のスイツチ群のスイツチの開閉
を制御する第１のスイツチ制御手段と、 デジタル入力信号の下位Ｐビツトのバイナリ値
の特定の組合せに応答して、上記第２の抵抗スト
リングの途中のスイツチを開くとともに、上記第
１又は第２の共通タツプの一方を上記出力端子に
導通させるべく上記第３のスイツチ群のその他の
スイツチの開閉を制御し、 上記Ｐビツトのバイナリ値の組合せが上記特定
の組合せ以外であるときには、当該組合せに応答
して、上記第２の抵抗ストリングの途中のスイツ
チを閉じるとともに、上記第２の抵抗ストリング
に含まれるタツプのうち選択されたものを上記出
力端子に導通させるべく上記第３のスイツチ群の
その他のスイツチの開閉を制御する第２のスイツ
チ制御手段 を具備することを特徴とする、デジタル・アナロ
グ・コンバータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP87480013.9 | 1987-10-09 | ||
| EP87480013A EP0310728B1 (en) | 1987-10-09 | 1987-10-09 | Device for extending the resolution of a n-bit resistive digital to analog converter to a (n+p)-bit digital to analog |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0197020A JPH0197020A (ja) | 1989-04-14 |
| JPH0320933B2 true JPH0320933B2 (ja) | 1991-03-20 |
Family
ID=8198326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177273A Granted JPH0197020A (ja) | 1987-10-09 | 1988-07-18 | デジタル・アナログ・コンバータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4918448A (ja) |
| EP (1) | EP0310728B1 (ja) |
| JP (1) | JPH0197020A (ja) |
| DE (1) | DE3781277D1 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200751A (en) * | 1989-06-26 | 1993-04-06 | Dallas Semiconductor Corp. | Digital to analog converter using a programmable logic array |
| JP2598138B2 (ja) * | 1989-10-31 | 1997-04-09 | 株式会社東芝 | Ｄ／ａ変換器 |
| JPH04135323A (ja) * | 1990-09-27 | 1992-05-08 | Nec Corp | ディジタルアナログ変換回路 |
| JP2937452B2 (ja) * | 1990-10-12 | 1999-08-23 | 日本電気株式会社 | ディジタル・アナログ変換器 |
| DE69222893T2 (de) * | 1991-06-18 | 1998-03-05 | Fujitsu Ltd | Digital-Analog-Umsetzer mit Widerstandsnetzwerken |
| US5283579A (en) * | 1992-03-06 | 1994-02-01 | Micro Power Systems, Inc. | Digital to analog converter having high multiplying bandwidth |
| US5396245A (en) * | 1993-01-21 | 1995-03-07 | Linear Technology Corporation | Digital to analog converter |
| US5823032A (en) * | 1994-04-07 | 1998-10-20 | The Boeing Company | Prethinning for superplastic forming |
| US5495245A (en) * | 1994-04-26 | 1996-02-27 | Analog Devices, Inc. | Digital-to-analog converter with segmented resistor string |
| US5554986A (en) * | 1994-05-03 | 1996-09-10 | Unitrode Corporation | Digital to analog coverter having multiple resistor ladder stages |
| US5617091A (en) * | 1994-09-02 | 1997-04-01 | Lowe, Price, Leblanc & Becker | Resistance ladder, D-A converter, and A-D converter |
| IT1289207B1 (it) * | 1996-10-24 | 1998-09-29 | Sgs Thomson Microelectronics | Stringa potenziometrica mos-resistiva compensata e convertitore digitale/analogico impiegante tale stringa |
| US5969657A (en) * | 1997-07-22 | 1999-10-19 | Analog Devices, Inc. | Digital to analog converter |
| US5952948A (en) * | 1997-09-24 | 1999-09-14 | Townsend And Townsend And Crew Llp | Low power liquid-crystal display driver |
| US5940020A (en) * | 1997-10-09 | 1999-08-17 | Tritech Microelectronics, Ltd | Digital to analog converter with a reduced resistor count |
| US6441758B1 (en) | 1997-11-27 | 2002-08-27 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
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| US5999115A (en) * | 1998-04-20 | 1999-12-07 | Motorola, Inc. | Segmented DAC using PMOS and NMOS switches for improved span |
| KR100282447B1 (ko) | 1998-08-18 | 2001-02-15 | 김영환 | 비선형 디지탈/아날로그 변환기 |
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| US6414616B1 (en) | 2000-06-22 | 2002-07-02 | Analog Devices, Inc. | Architecture for voltage scaling DAC |
| GB0108656D0 (en) * | 2001-04-06 | 2001-05-30 | Koninkl Philips Electronics Nv | Digital to analogue converter |
| US7180966B2 (en) * | 2001-10-26 | 2007-02-20 | International Business Machines Corporation | Transition detection, validation and memorization circuit |
| JP4002147B2 (ja) * | 2002-07-24 | 2007-10-31 | 沖電気工業株式会社 | ディジタル／アナログ変換回路 |
| US6781536B1 (en) * | 2003-05-12 | 2004-08-24 | Texas Instruments Incorporated | Dual-stage digital-to-analog converter |
| US7034732B1 (en) * | 2004-12-30 | 2006-04-25 | Intel Corporation | Multi-stage digital-to-analog converter |
| KR100735493B1 (ko) * | 2005-06-21 | 2007-07-04 | 삼성전기주식회사 | 디지털/아날로그 변환기 |
| US7161517B1 (en) * | 2005-06-29 | 2007-01-09 | Himax Technologies, Inc. | Digital-to-analog converter |
| KR20070005808A (ko) * | 2005-07-06 | 2007-01-10 | 삼성전자주식회사 | 바코드를 이용하는 조리 장치와 조리 시스템 및 조리 제어방법 |
| US7688240B2 (en) * | 2008-05-02 | 2010-03-30 | Analog Devices, Inc. | Method and apparatus for calibrating an RDAC for end-to-end tolerance correction of output resistance |
| JP2012160968A (ja) | 2011-02-01 | 2012-08-23 | Advantest Corp | デジタル／アナログ変換器 |
| US9124296B2 (en) * | 2012-06-27 | 2015-09-01 | Analog Devices Global | Multi-stage string DAC |
| WO2014140307A2 (en) | 2013-03-15 | 2014-09-18 | Analog Devices Technology | Multiple string digital to analog converter |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3997892A (en) * | 1973-07-27 | 1976-12-14 | Trw Inc. | Digital to analog converter with improved companding |
| DE2532580C3 (de) * | 1975-07-21 | 1980-06-04 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zur Einstellung elektrischer bzw. elektromagnetischer Größen und von durch elektrische Schaltmittel bestimmten Zeitspannen |
| JPS5384452A (en) * | 1976-12-29 | 1978-07-25 | Fujitsu Ltd | D/a donverter |
| JPS56146326A (en) * | 1980-04-16 | 1981-11-13 | Sanyo Electric Co Ltd | Digital-to-analog converter |
| JPS57194625A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Digital to analog converter |
| US4491825A (en) * | 1981-06-09 | 1985-01-01 | Analog Devices, Incorporated | High resolution digital-to-analog converter |
| JPS59193621A (ja) * | 1983-04-18 | 1984-11-02 | Toshiba Corp | デジタル−アナログ変換回路 |
| US4543560A (en) * | 1984-02-17 | 1985-09-24 | Analog Devices, Incorporated | Two-stage high resolution digital-to-analog converter |
-
1987
- 1987-10-09 DE DE8787480013T patent/DE3781277D1/de not_active Expired - Lifetime
- 1987-10-09 EP EP87480013A patent/EP0310728B1/en not_active Expired - Lifetime
-
1988
- 1988-07-18 JP JP63177273A patent/JPH0197020A/ja active Granted
- 1988-09-26 US US07/249,542 patent/US4918448A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3781277D1 (de) | 1992-09-24 |
| EP0310728B1 (en) | 1992-08-19 |
| JPH0197020A (ja) | 1989-04-14 |
| EP0310728A1 (en) | 1989-04-12 |
| US4918448A (en) | 1990-04-17 |
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