JPH03209834A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH03209834A JPH03209834A JP479590A JP479590A JPH03209834A JP H03209834 A JPH03209834 A JP H03209834A JP 479590 A JP479590 A JP 479590A JP 479590 A JP479590 A JP 479590A JP H03209834 A JPH03209834 A JP H03209834A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、シリコン表面にチタンシリサイドを選択的に
形成した半導体装置の製造方法に関する。
形成した半導体装置の製造方法に関する。
［従来の技術］
従来のシリコンの表面にチタンシリサイドを選択的に形
成した構造を有する半導体装置の製造方法において、特
にゲート電極として多結晶シリコンを用い該ゲート電極
の多結晶シリコンの表面にチタンシリサイドを形成する
半導体装置の製造方法においては、多結晶シリコンに導
電性をもたす力めに多結晶シリコン中に不純物として燐
を拡散していたがこの’ｔ１４？Ｍ度が高くなって多結
晶シリコン中に過飽和になってくるとチタンとシリコン
の反応が抑制されシソサイドになり難くなるため、従来
技術の半導体装置の製造方法では多結晶シリコン中に拡
散する燐の濃度を低くしていた。
成した構造を有する半導体装置の製造方法において、特
にゲート電極として多結晶シリコンを用い該ゲート電極
の多結晶シリコンの表面にチタンシリサイドを形成する
半導体装置の製造方法においては、多結晶シリコンに導
電性をもたす力めに多結晶シリコン中に不純物として燐
を拡散していたがこの’ｔ１４？Ｍ度が高くなって多結
晶シリコン中に過飽和になってくるとチタンとシリコン
の反応が抑制されシソサイドになり難くなるため、従来
技術の半導体装置の製造方法では多結晶シリコン中に拡
散する燐の濃度を低くしていた。
［発明が解決しようとする課題及び目的］しかしながら
前述の従来技術の製造方法を用いて相補型のＭＩＳ型ト
ランジスタを形成すると、ゲート電極としての多結晶シ
リコン中の燐？Ｍ度が低いため、Ｐチャンネル側にソー
ス・ドレインにする不純物拡散層を形成するときに注入
されるＰ型の不純物であるホウ素がゲート電極中にも注
入されるためＮ型の不純物の烟が発生するキャリアとし
ての電子数が減少しゲート電極の抵抗が高くなったり、
トランジスタのスイッチング特性であるしきい値電圧が
変化する問題を有していた。またゲート電極中のキャリ
アの濃度が低くいため多結晶シリコン表面に形成したチ
タンシリサイドと多結晶シリコンの接触抵抗も高くなり
半導体装置の動作不良の原因になることや半導体装置の
高速動作をできなくする問題点を有していた。
前述の従来技術の製造方法を用いて相補型のＭＩＳ型ト
ランジスタを形成すると、ゲート電極としての多結晶シ
リコン中の燐？Ｍ度が低いため、Ｐチャンネル側にソー
ス・ドレインにする不純物拡散層を形成するときに注入
されるＰ型の不純物であるホウ素がゲート電極中にも注
入されるためＮ型の不純物の烟が発生するキャリアとし
ての電子数が減少しゲート電極の抵抗が高くなったり、
トランジスタのスイッチング特性であるしきい値電圧が
変化する問題を有していた。またゲート電極中のキャリ
アの濃度が低くいため多結晶シリコン表面に形成したチ
タンシリサイドと多結晶シリコンの接触抵抗も高くなり
半導体装置の動作不良の原因になることや半導体装置の
高速動作をできなくする問題点を有していた。
そこで、本発明はこのような課題を解決しようとするも
ので゛、その目的とするところは、ゲート電極としての
多結晶シリコン表面にチタンシリサイドを自己整合的に
形成し同時にゲート電極の配線抵抗の増加やトランジス
タのしきい値電圧の変化、チタンシリサイドと多結晶シ
リコンの接触抵抗の増加を抑えた半導体装置の製造方法
を提供するところにある。
ので゛、その目的とするところは、ゲート電極としての
多結晶シリコン表面にチタンシリサイドを自己整合的に
形成し同時にゲート電極の配線抵抗の増加やトランジス
タのしきい値電圧の変化、チタンシリサイドと多結晶シ
リコンの接触抵抗の増加を抑えた半導体装置の製造方法
を提供するところにある。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、露出した多結晶シリ
コン表面にチタンシリサイドを自己整合的に形成する半
導体装置の製造方法において、半導体基板上にゲート絶
縁膜を介して多結晶シリコン膜を形成する工程と、該多
結晶シリコン中に燐を拡散する工程と、烟を拡散した多
結晶シリコン膜に不純物イオンをイオン注入することに
より該多結晶シリコン膜の表面近傍をアモルファス化す
る工程と、該多結晶シリコン膜をフォトリソ技術とエツ
チング技術によりゲート電極および配線に加工する工程
と、該ゲート電極および配線を形成した半導体基板上に
絶縁膜を堆積し、前記半導体基板全面を異方性エツチン
グする事により前記ゲート電極側面に絶縁膜のサイドウ
オールを形成する工程と、該サイドウオールを形成した
半導体基板全面にチタン金属膜を形成する工程と、該チ
タン金属膜を形成した半導体基板を加熱処理することに
より露出したシリコン表面および前記ゲート電極上のチ
タンをチタンシリサイドに変化させる工程と、該チタン
シリサイド以外のチタン化合物及びチタン金属を選択的
に除去する工程からなることを特徴とする。
コン表面にチタンシリサイドを自己整合的に形成する半
導体装置の製造方法において、半導体基板上にゲート絶
縁膜を介して多結晶シリコン膜を形成する工程と、該多
結晶シリコン中に燐を拡散する工程と、烟を拡散した多
結晶シリコン膜に不純物イオンをイオン注入することに
より該多結晶シリコン膜の表面近傍をアモルファス化す
る工程と、該多結晶シリコン膜をフォトリソ技術とエツ
チング技術によりゲート電極および配線に加工する工程
と、該ゲート電極および配線を形成した半導体基板上に
絶縁膜を堆積し、前記半導体基板全面を異方性エツチン
グする事により前記ゲート電極側面に絶縁膜のサイドウ
オールを形成する工程と、該サイドウオールを形成した
半導体基板全面にチタン金属膜を形成する工程と、該チ
タン金属膜を形成した半導体基板を加熱処理することに
より露出したシリコン表面および前記ゲート電極上のチ
タンをチタンシリサイドに変化させる工程と、該チタン
シリサイド以外のチタン化合物及びチタン金属を選択的
に除去する工程からなることを特徴とする。
また前記不純物イオンとしてアルゴンイオン、または燐
イオン、または砒素イオン、またはホウ素イオンを用い
ることを特徴とする。
イオン、または砒素イオン、またはホウ素イオンを用い
ることを特徴とする。
［実施例コ
第１図（ａ）〜（ｇ）は本発明の実施例であり、本発明
の半導体装置の製造方法を工程を追って示した半導体装
置の断面図である。以下この図にしたがって本発明の半
導体装置の製造方法をを実施例として説明する。
の半導体装置の製造方法を工程を追って示した半導体装
置の断面図である。以下この図にしたがって本発明の半
導体装置の製造方法をを実施例として説明する。
第１図（ａ）に示すように半導体装置のシリコン基板１
上にゲート絶縁膜２を介して多結晶シリコン膜３を形成
する。本実施例ではこの第１の多結晶シリコン膜の膜厚
は４０００人とする。多結晶シリコン膜は不純物を含ま
ない状態ではほとんど導電性はない。そこで本実施例と
しては第１図（ｂ）で示すように半導体基板をオキシ塩
化燐雰囲気中において９００°Ｃで加熱処理することに
より多結晶シリコン膜中に不純物として燐を熱拡散する
ことによりＮ型の半導体として導電性をもたせた。熱拡
散により注入される燐の濃度はＰチャンネルのソース・
ドレインの不純物拡散層形成のために注入されるホウ素
の濃度より１桁以上高く拡散しておく。このように高い
濃度に燐を含んでいる多結晶シリコンに対してチタンは
シリサイドを作りにくい。次に第１図（Ｃ）”で示すよ
うに燐を拡散した多結晶シリコン膜１中に不純物イオン
をイオン注入する。本実施例では一例としてアルゴンイ
オンをイオン注入することにする。注入されたアルゴン
イオンは多結晶シリコンの結晶性を破壊し非晶質化する
ため結果として多結晶シリコンの表面近傍はアモルファ
ス化したシリコン層４となる。アモルファス化したシリ
コンはチタンと反応してチタンシリサイドになり易い。
上にゲート絶縁膜２を介して多結晶シリコン膜３を形成
する。本実施例ではこの第１の多結晶シリコン膜の膜厚
は４０００人とする。多結晶シリコン膜は不純物を含ま
ない状態ではほとんど導電性はない。そこで本実施例と
しては第１図（ｂ）で示すように半導体基板をオキシ塩
化燐雰囲気中において９００°Ｃで加熱処理することに
より多結晶シリコン膜中に不純物として燐を熱拡散する
ことによりＮ型の半導体として導電性をもたせた。熱拡
散により注入される燐の濃度はＰチャンネルのソース・
ドレインの不純物拡散層形成のために注入されるホウ素
の濃度より１桁以上高く拡散しておく。このように高い
濃度に燐を含んでいる多結晶シリコンに対してチタンは
シリサイドを作りにくい。次に第１図（Ｃ）”で示すよ
うに燐を拡散した多結晶シリコン膜１中に不純物イオン
をイオン注入する。本実施例では一例としてアルゴンイ
オンをイオン注入することにする。注入されたアルゴン
イオンは多結晶シリコンの結晶性を破壊し非晶質化する
ため結果として多結晶シリコンの表面近傍はアモルファ
ス化したシリコン層４となる。アモルファス化したシリ
コンはチタンと反応してチタンシリサイドになり易い。
この多結晶シリコン膜とアモルファスシリコン層をフォ
トリソ技術及びエツチング技術によりゲート電極および
配線以外の部分を除去することにより第１図（ｄ）の様
に半導体基板上にゲート電極および配線を形成する。次
にこの半導体基板上の全面に絶縁膜を形成する。一実施
例としてこの絶縁膜は４ｏｏ’ｃ程度の温度での化学的
気層成長法による５ｉ０２を主成分とする絶縁膜で膜厚
は５０００人で形成した。この絶縁膜を全面に渡ってフ
ロン系ガスのプラズマ中での異方性エツチングによりケ
ート電極および配線の側面のみ残しそのほかの部分は除
去することにより、第１図（ｅ）に示すようにゲート電
極および配線の側面に絶縁膜からなるサイドウオール５
を形成する。この後第１図（ｆ）に示すように半導体基
板全面にチタン金属膜６を形成する。本実施例としてこ
のチタン金属膜の膜厚は５００人である。この半導体基
板に加熱処理を行なうことによりシリコンとチタンを反
応させシリコンと接触している部分のチタンを選択的に
チタンシリサイドに変化させる。本発明の実施例として
は、窒素ガス中でのハロゲンランプによる光照射による
短時間アニールにより３０秒間７５０°Ｃに半導体基板
表面を加熱する。この加熱によりアモルファス化した多
結晶シリコン表面のシリコン層および半導体基板のシリ
コンでシリコン表面がチタンと接触している部分が反応
してチタンシリサイドとなる。またサイドウオールの絶
縁膜上および素子分離の絶縁膜上のチタンのほとんどは
窒素と反応して窒化チタンとなる。また多少はチタンの
まま残っているがチタンシリサイド以外のチタン化合物
はアンモニア水と過酸化水素水の混合液で溶かすことが
できる。本実施例ではこの方法を用いてチタンシリサイ
ドのみを残しサイドウオール上や素子分離絶縁膜上のチ
タン金属およびチタン化合物を除去することにより第１
図（ｇ）に示すように露出したシリコン基板上、および
ゲート電極と配線である多結晶シリコン上に選択的にチ
タンシリサイド７を形成することがで９− きた。
トリソ技術及びエツチング技術によりゲート電極および
配線以外の部分を除去することにより第１図（ｄ）の様
に半導体基板上にゲート電極および配線を形成する。次
にこの半導体基板上の全面に絶縁膜を形成する。一実施
例としてこの絶縁膜は４ｏｏ’ｃ程度の温度での化学的
気層成長法による５ｉ０２を主成分とする絶縁膜で膜厚
は５０００人で形成した。この絶縁膜を全面に渡ってフ
ロン系ガスのプラズマ中での異方性エツチングによりケ
ート電極および配線の側面のみ残しそのほかの部分は除
去することにより、第１図（ｅ）に示すようにゲート電
極および配線の側面に絶縁膜からなるサイドウオール５
を形成する。この後第１図（ｆ）に示すように半導体基
板全面にチタン金属膜６を形成する。本実施例としてこ
のチタン金属膜の膜厚は５００人である。この半導体基
板に加熱処理を行なうことによりシリコンとチタンを反
応させシリコンと接触している部分のチタンを選択的に
チタンシリサイドに変化させる。本発明の実施例として
は、窒素ガス中でのハロゲンランプによる光照射による
短時間アニールにより３０秒間７５０°Ｃに半導体基板
表面を加熱する。この加熱によりアモルファス化した多
結晶シリコン表面のシリコン層および半導体基板のシリ
コンでシリコン表面がチタンと接触している部分が反応
してチタンシリサイドとなる。またサイドウオールの絶
縁膜上および素子分離の絶縁膜上のチタンのほとんどは
窒素と反応して窒化チタンとなる。また多少はチタンの
まま残っているがチタンシリサイド以外のチタン化合物
はアンモニア水と過酸化水素水の混合液で溶かすことが
できる。本実施例ではこの方法を用いてチタンシリサイ
ドのみを残しサイドウオール上や素子分離絶縁膜上のチ
タン金属およびチタン化合物を除去することにより第１
図（ｇ）に示すように露出したシリコン基板上、および
ゲート電極と配線である多結晶シリコン上に選択的にチ
タンシリサイド７を形成することがで９− きた。
以上実施例として述べてきた本発明の半導体装置の製造
方法によれば、不純物イオンのイオン注入によりアモル
ファス化したシリコン層４はチタンと反応しやすくチタ
ンシリサイドになりやすいのに対し多結晶シリコン膜３
は不純物として烟を多量に含んでいるためチタンとの反
応が抑制される。すなわちアモルファス化したシリコン
層４をすべてチタンシリサイド７にでき、かつ多結晶シ
リコン膜３はそのまま残るためゲート電極上および配線
上にチタンシリサイドを制御性よく形成することができ
る。さらにゲート電極および配線上に形成されたチタン
シリサイドは高濃度に燐を含んだ多結晶シリコンと接触
しているため従来技術の課題であったチタンシリサイド
と多結晶シリコンの接触抵抗は低減している。
方法によれば、不純物イオンのイオン注入によりアモル
ファス化したシリコン層４はチタンと反応しやすくチタ
ンシリサイドになりやすいのに対し多結晶シリコン膜３
は不純物として烟を多量に含んでいるためチタンとの反
応が抑制される。すなわちアモルファス化したシリコン
層４をすべてチタンシリサイド７にでき、かつ多結晶シ
リコン膜３はそのまま残るためゲート電極上および配線
上にチタンシリサイドを制御性よく形成することができ
る。さらにゲート電極および配線上に形成されたチタン
シリサイドは高濃度に燐を含んだ多結晶シリコンと接触
しているため従来技術の課題であったチタンシリサイド
と多結晶シリコンの接触抵抗は低減している。
さらに以上の実施例で述べてきたように多結晶シリコン
は高濃度に燐を含んでいるためＰチャンネルのソース・
ドレインを形成するための不純物であるホウ素の注入拡
散によっても燐の濃度はは１０− とんと変化しないためＰチャンネル側のゲート電極の抵
抗が高くなったり、トランジスタのしきい値電圧が変化
することはなくなった。
は高濃度に燐を含んでいるためＰチャンネルのソース・
ドレインを形成するための不純物であるホウ素の注入拡
散によっても燐の濃度はは１０− とんと変化しないためＰチャンネル側のゲート電極の抵
抗が高くなったり、トランジスタのしきい値電圧が変化
することはなくなった。
また以上の実施例においては多結晶シリコンの表面近傍
の結晶性を破壊してアモルファス化する不純物イオンと
してアルゴンイオンを例に説明してきたがアルゴンイオ
ンの他に燐や砒素、ホウ素などのイオンを用いても特に
以上の実施例で述べてきた作用と異なるものではなく、
本発明の半導体装置の製造方法と異なるものではない。
の結晶性を破壊してアモルファス化する不純物イオンと
してアルゴンイオンを例に説明してきたがアルゴンイオ
ンの他に燐や砒素、ホウ素などのイオンを用いても特に
以上の実施例で述べてきた作用と異なるものではなく、
本発明の半導体装置の製造方法と異なるものではない。
［発明の効果］
以上述べたように、本発明によれば以下に列挙するよう
な効果を有する。
な効果を有する。
（１）ゲート電極として高濃度に燐を含んだ多結晶シリ
コン上にチタンシリサイドを制御性よく形成することが
できた。
コン上にチタンシリサイドを制御性よく形成することが
できた。
（２）またゲート電極および配線である多結晶シリコン
とチタンシリサイドとの接触抵抗を低減さ１１− せるごとができた。このことは半導体装置の高速動作に
おいて非常に有利である。
とチタンシリサイドとの接触抵抗を低減さ１１− せるごとができた。このことは半導体装置の高速動作に
おいて非常に有利である。
（３）従来技術におけるシリコン表面に自己整合的にチ
タンシリサイドを形成する技術で問題であったＰチャン
ネル側のゲート電極の抵抗が高くなる問題やＰチャンネ
ルトランジスタのしきい値電圧が変化する問題を解決で
きた。
タンシリサイドを形成する技術で問題であったＰチャン
ネル側のゲート電極の抵抗が高くなる問題やＰチャンネ
ルトランジスタのしきい値電圧が変化する問題を解決で
きた。
第１図（ａ）〜（ｇ）は、本発明の半導体装置の製造方
法を工程を追って示した半導体装置の断面図。 シリコン半導体基板 ゲート絶縁膜 多結晶シリコン膜 アモルファス化したシリコン層 サイドウオール チタン金属 チタンシリサイド １２−
法を工程を追って示した半導体装置の断面図。 シリコン半導体基板 ゲート絶縁膜 多結晶シリコン膜 アモルファス化したシリコン層 サイドウオール チタン金属 チタンシリサイド １２−
Claims (5)
- （１）露出した多結晶シリコン表面にチタンシリサイド
を自己整合的に形成する半導体装置の製造方法において
、半導体基板上にゲート絶縁膜を介して多結晶シリコン
膜を形成する工程と、該多結晶シリコン中に燐を拡散す
る工程と、燐を拡散した多結晶シリコン膜に不純物イオ
ンをイオン注入することにより該多結晶シリコン膜の表
面近傍をアモルファス化する工程と、該多結晶シリコン
膜をフオトリソ技術とエッチング技術によりゲート電極
および配線に加工する工程と、該ゲート電極および配線
を形成した半導体基板上に絶縁膜を堆積し、前記半導体
基板全面を異方性エッチングする事により前記ゲート電
極側面に絶縁膜のサイドウォールを形成する工程と、該
サイドウォールを形成した半導体基板全面にチタン金属
膜を形成する工程と、該チタン金属膜を形成した半導体
基板を加熱処理することにより露出したシリコン表面お
よび前記ゲート電極上のチタンをチタンシリサイドに変
化させる工程と、該チタンシリサイド以外のチタン化合
物及びチタン金属を選択的に除去する工程からなること
を特徴とするＭＩＳ型半導体装置の製造方法。 - （２）前記不純物イオンとしてアルゴンイオンを用いる
ことを特徴とする請求項１記載のＭＩＳ型半導体装置の
製造方法。 - （３）前記不純物イオンとして燐イオンを用いることを
特徴とする請求項１記載のＭＩＳ型半導体装置の製造方
法。 - （４）前記不純物イオンとして砒素イオンを用いること
を特徴とする請求項１記載のＭＩＳ型半導体装置の製造
方法。 - （５）前記不純物イオンとしてホウ素イオンを用いるこ
とを特徴とする請求項１記載のＭＩＳ型半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP479590A JP2917348B2 (ja) | 1990-01-12 | 1990-01-12 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP479590A JP2917348B2 (ja) | 1990-01-12 | 1990-01-12 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209834A true JPH03209834A (ja) | 1991-09-12 |
| JP2917348B2 JP2917348B2 (ja) | 1999-07-12 |
Family
ID=11593711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP479590A Expired - Lifetime JP2917348B2 (ja) | 1990-01-12 | 1990-01-12 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917348B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554566A (en) * | 1994-09-06 | 1996-09-10 | United Microelectronics Corporation | Method to eliminate polycide peeling |
| US6033978A (en) * | 1994-07-05 | 2000-03-07 | Nec Corporation | Process of selectively producing refractory metal silicide uniform in thickness regardless of conductivity type of silicon thereunder |
| US6100170A (en) * | 1997-07-07 | 2000-08-08 | Matsushita Electronics Corporation | Method of manufacturing semiconductor device |
| KR100295383B1 (ko) * | 1997-12-10 | 2001-08-07 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치 |
| US6869867B2 (en) | 1997-10-01 | 2005-03-22 | Kabushiki Kaisha Toshiba | Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same wherein the silicide on gate is thicker than on source-drain |
-
1990
- 1990-01-12 JP JP479590A patent/JP2917348B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6033978A (en) * | 1994-07-05 | 2000-03-07 | Nec Corporation | Process of selectively producing refractory metal silicide uniform in thickness regardless of conductivity type of silicon thereunder |
| US5554566A (en) * | 1994-09-06 | 1996-09-10 | United Microelectronics Corporation | Method to eliminate polycide peeling |
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| US6869867B2 (en) | 1997-10-01 | 2005-03-22 | Kabushiki Kaisha Toshiba | Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same wherein the silicide on gate is thicker than on source-drain |
| US7220672B2 (en) | 1997-10-01 | 2007-05-22 | Kabushiki Kaisha Toshiba | Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same |
| US7638432B2 (en) | 1997-10-01 | 2009-12-29 | Kabushiki Kaisha Toshiba | Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same |
| KR100295383B1 (ko) * | 1997-12-10 | 2001-08-07 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치 |
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| Publication number | Publication date |
|---|---|
| JP2917348B2 (ja) | 1999-07-12 |
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