JPH03209865A - インバータ回路 - Google Patents
インバータ回路Info
- Publication number
- JPH03209865A JPH03209865A JP518090A JP518090A JPH03209865A JP H03209865 A JPH03209865 A JP H03209865A JP 518090 A JP518090 A JP 518090A JP 518090 A JP518090 A JP 518090A JP H03209865 A JPH03209865 A JP H03209865A
- Authority
- JP
- Japan
- Prior art keywords
- source
- inverter circuit
- back gate
- mos transistor
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、人力信号を反転して出力するインバータ回
路に関する。
路に関する。
第４図はドレイン側に負荷を有するＮチャネルＭＯＳト
ランジスタからなるインバータ回路の結線図であり、同
図に示すように、電源線１に定電流負荷２が接続され、
ＮチャネルＭＯＳトランジスタ３のドレインが負荷２に
接続され、トランジスタ３のソース及びバックゲートが
接地され、トランジスタ３のゲートに接続された信号入
力端子４への入力信号の電圧レベルによって、トランジ
スタ３がオン、オフし、トランジスタ３のドレインに接
続された信号出力端子５から、入力信号を反転した信号
が出力される。
ランジスタからなるインバータ回路の結線図であり、同
図に示すように、電源線１に定電流負荷２が接続され、
ＮチャネルＭＯＳトランジスタ３のドレインが負荷２に
接続され、トランジスタ３のソース及びバックゲートが
接地され、トランジスタ３のゲートに接続された信号入
力端子４への入力信号の電圧レベルによって、トランジ
スタ３がオン、オフし、トランジスタ３のドレインに接
続された信号出力端子５から、入力信号を反転した信号
が出力される。
このとき、信号入力端子４への入力信号の電圧レベルが
トランジスタ３のしきい値電圧ｖＴＨより低いと、トラ
ンジスタ３がオフ状態となり、負荷２を介して信号出力
端子５側へ電流が流れ、信号出力端子５はハイレベル（
以下Ｈという）となり、しきい値電圧ＶＴ１１より低い
電圧レベルをローレベル（以下りという）とすると、Ｌ
の入力信号を反転した信号が出力される。
トランジスタ３のしきい値電圧ｖＴＨより低いと、トラ
ンジスタ３がオフ状態となり、負荷２を介して信号出力
端子５側へ電流が流れ、信号出力端子５はハイレベル（
以下Ｈという）となり、しきい値電圧ＶＴ１１より低い
電圧レベルをローレベル（以下りという）とすると、Ｌ
の入力信号を反転した信号が出力される。
一方、信号入力端子４への入力信号の電圧レベルがトラ
ンジスタ３のしきい値電圧ｖＴＨより高いと、トランジ
スタ３がオン状態となり、負荷２を介してトランジスタ
３側へ電流が流れ、信号出力端子４はＬとなり、しきい
値電圧ＶＴＨより高い電圧レベルをＨとすると、Ｈの入
力信号を反転した信号が出力される。
ンジスタ３のしきい値電圧ｖＴＨより高いと、トランジ
スタ３がオン状態となり、負荷２を介してトランジスタ
３側へ電流が流れ、信号出力端子４はＬとなり、しきい
値電圧ＶＴＨより高い電圧レベルをＨとすると、Ｈの入
力信号を反転した信号が出力される。
従って、第４図に示すインバータ回路の入力電圧Ｖ と
出力電圧Ｖ。との関係である伝達特性は、■ 第５図に示すようになる。
出力電圧Ｖ。との関係である伝達特性は、■ 第５図に示すようになる。
従来のインバータ回路の場合、インバータ回路のしきい
値電圧はＶＴＨに等しく、入イズ耐量がＭＯＳトランジ
スタ３のしきい値電圧ｖＴＨしかなく、しきい値電圧■
Ｔ１１をこえるレベルのノイズによりＭＯＳトランジス
タ３が誤動作し、このような誤動作を防止するために、
通常信号入力端子４にラッチ回路を設け、しきい値電圧
ｖＴＨをこえるレベルのノイズが直接信号入力端子４を
介してＭＯＳトランジスタ３に入力することを防止して
いるが、インバータ回路としての構成が複雑になるとい
う問題点があった。
値電圧はＶＴＨに等しく、入イズ耐量がＭＯＳトランジ
スタ３のしきい値電圧ｖＴＨしかなく、しきい値電圧■
Ｔ１１をこえるレベルのノイズによりＭＯＳトランジス
タ３が誤動作し、このような誤動作を防止するために、
通常信号入力端子４にラッチ回路を設け、しきい値電圧
ｖＴＨをこえるレベルのノイズが直接信号入力端子４を
介してＭＯＳトランジスタ３に入力することを防止して
いるが、インバータ回路としての構成が複雑になるとい
う問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、簡単な構成により、インバータ回路のノイ
ズ耐量を向上できるようにすることを目的とする。
れたもので、簡単な構成により、インバータ回路のノイ
ズ耐量を向上できるようにすることを目的とする。
この発明に係るインバータ回路は、ドレインが負荷に接
続されソースとバックゲートとが接続されたＭＯＳトラ
ンジスタと、前記トランジスタのゲートに接続された信
号入力端子と、前記ドレインに接続された信号出力端子
とを備えたインバータ回路において、前記ソースとバッ
クゲ−１・との間に、前記ソースの電位と前記バックゲ
ートの電位とを異ならせる電位シフト手段を設けたこと
を特徴としている。
続されソースとバックゲートとが接続されたＭＯＳトラ
ンジスタと、前記トランジスタのゲートに接続された信
号入力端子と、前記ドレインに接続された信号出力端子
とを備えたインバータ回路において、前記ソースとバッ
クゲ−１・との間に、前記ソースの電位と前記バックゲ
ートの電位とを異ならせる電位シフト手段を設けたこと
を特徴としている。
また、半導体基板のウェル中にソース及びドレインが形
成され前記ドレインが負荷に接続され前記ソースとバッ
クゲートとが接続されたＭＯＳトランジスタと、前記ト
ランジスタのゲートに接続された信号入力端子と、前記
ドレインに接続された信号出力端子とを備えたインバー
タ回路において、前記ウェル中に、前記ソースに接続さ
れたダイオードを形成してもよい。
成され前記ドレインが負荷に接続され前記ソースとバッ
クゲートとが接続されたＭＯＳトランジスタと、前記ト
ランジスタのゲートに接続された信号入力端子と、前記
ドレインに接続された信号出力端子とを備えたインバー
タ回路において、前記ウェル中に、前記ソースに接続さ
れたダイオードを形成してもよい。
この発明においては、ＭＯＳトランジスタのソースとバ
ックゲートとの間に電位シフト手段を設けたため、ＭＯ
Ｓトランジスタのチャネル導電型に応じてソース電位が
バックゲート電位に対してシフトされ、いわゆるバック
ゲート効果により、ＭＯＳトランジスタ自体のしきい値
電圧が上昇してインバータ回路のしきい値電圧が上昇し
、インバータ回路のノイズ耐量が向上する。
ックゲートとの間に電位シフト手段を設けたため、ＭＯ
Ｓトランジスタのチャネル導電型に応じてソース電位が
バックゲート電位に対してシフトされ、いわゆるバック
ゲート効果により、ＭＯＳトランジスタ自体のしきい値
電圧が上昇してインバータ回路のしきい値電圧が上昇し
、インバータ回路のノイズ耐量が向上する。
また、半導体基板の間−ウェル中にＭＯＳトランジスタ
のソース ドレイン及びダイオードを形成し、ＭＯＳト
ランジスタのチャネル導電型に応じてソースとダイオー
ドのアノード或いはカソードとを接続することにより、
インバータ回路のしきい値電圧がダイオードの順方向電
圧分だけ上昇するため、集積化した場合に、チップ面積
の増加が最小限に抑制され、小型でノイズ耐量の高いイ
ンバータ回路が得られる。
のソース ドレイン及びダイオードを形成し、ＭＯＳト
ランジスタのチャネル導電型に応じてソースとダイオー
ドのアノード或いはカソードとを接続することにより、
インバータ回路のしきい値電圧がダイオードの順方向電
圧分だけ上昇するため、集積化した場合に、チップ面積
の増加が最小限に抑制され、小型でノイズ耐量の高いイ
ンバータ回路が得られる。
第１図はこの発明のインバータ回路の一実施例の結線図
である。
である。
第１図において第４図と相違するのは、ＮチャネルのＭ
ＯＳトランジスタ３のソースとバックゲートとの間に、
ソース電位をバックゲート電位（接地電位）に対して上
昇させる電位シフト手段としてのＮＰＮ型トランジスタ
６を設けたことである。
ＯＳトランジスタ３のソースとバックゲートとの間に、
ソース電位をバックゲート電位（接地電位）に対して上
昇させる電位シフト手段としてのＮＰＮ型トランジスタ
６を設けたことである。
このとき、トランジスタ６のベース、コレクタがともに
ＭＯＳトランジスタ３のソースに接続され、トランジス
タ６のエミッタがＭＯ５＋−ランジスタ３のバックゲー
トと同様に接地される。
ＭＯＳトランジスタ３のソースに接続され、トランジス
タ６のエミッタがＭＯ５＋−ランジスタ３のバックゲー
トと同様に接地される。
そして、トランジスタ６により、ＭＯＳトランジスタ３
のソース電位がバックゲ−１・電位よりも高くなり、い
わゆるバックゲート効果によってＭＯＳトランジスタ３
のしきい値電圧ＶＴｌ＋が上昇し、インバータ回路のし
きい値電圧が上昇する。
のソース電位がバックゲ−１・電位よりも高くなり、い
わゆるバックゲート効果によってＭＯＳトランジスタ３
のしきい値電圧ＶＴｌ＋が上昇し、インバータ回路のし
きい値電圧が上昇する。
ところで、トランジスタ６を設けたことにより、ＭＯ８
＋−ランジスタ３のしきい値電圧ｖＧは、・・・■ と表わされ、トランジスタ６のベース・エミッタ間電圧
、ｖＢＥ分と、ルート内の■ＢＢを含む項の電圧分の和
だけ、ＭＯＳトランジスタ３のしきい値電圧が従来より
上昇する。
＋−ランジスタ３のしきい値電圧ｖＧは、・・・■ と表わされ、トランジスタ６のベース・エミッタ間電圧
、ｖＢＥ分と、ルート内の■ＢＢを含む項の電圧分の和
だけ、ＭＯＳトランジスタ３のしきい値電圧が従来より
上昇する。
ただし、■式はＭＯＳトランジスタ３をシリコン基板の
Ｐウェル中に形成した場合であり、■式において、φは
ＰＮ接合の不純物濃度で定まるビルトイン電圧、ＣｏＸ
は酸化膜容量ｃｑは電荷、Ｎｔ、は不純物濃度、Ｘ８ｊ
はシリコンの比誘電率、ε。は真空の誘電率である。
Ｐウェル中に形成した場合であり、■式において、φは
ＰＮ接合の不純物濃度で定まるビルトイン電圧、ＣｏＸ
は酸化膜容量ｃｑは電荷、Ｎｔ、は不純物濃度、Ｘ８ｊ
はシリコンの比誘電率、ε。は真空の誘電率である。
従って、いわゆるバックゲート効果によりＭＯＳトラン
ジスタ３自体のしきい値電圧を上げることができるため
、インバータ回路の１７きい値電圧を上昇することがで
き、インバータ回路のノイズ耐量の向上を図ることが可
能となる。
ジスタ３自体のしきい値電圧を上げることができるため
、インバータ回路の１７きい値電圧を上昇することがで
き、インバータ回路のノイズ耐量の向上を図ることが可
能となる。
第２図はこの発明の他の実施例の結線図であり、同図に
おいて第４図と相違するのは、ＭＯＳトランジスタ３の
バックゲートに接続されたソースにダイオードドアのア
ノードを接続し、ダイオード７のカソードを接地したこ
とである。
おいて第４図と相違するのは、ＭＯＳトランジスタ３の
バックゲートに接続されたソースにダイオードドアのア
ノードを接続し、ダイオード７のカソードを接地したこ
とである。
ところで、第３図はＭＯＳトランジスタ３の断面図であ
り、同図に示すように、Ｐ＋型シリコン基板８の上面に
フローティンクコ１ノクタ層９が形成され、さらに基板
８の上面にＮ 型のエピタキシャル層１０が形成され
、このエピタキシャル層１０中にＰウェル１１が形成さ
れ、このＰウェル中にソース、ドレインであるＮ４拡散
層１２．１３が形成されるとともに、ゲート１４が形成
されてＮチャネルＭＯＳトランジスタ３が形成されてい
る。
り、同図に示すように、Ｐ＋型シリコン基板８の上面に
フローティンクコ１ノクタ層９が形成され、さらに基板
８の上面にＮ 型のエピタキシャル層１０が形成され
、このエピタキシャル層１０中にＰウェル１１が形成さ
れ、このＰウェル中にソース、ドレインであるＮ４拡散
層１２．１３が形成されるとともに、ゲート１４が形成
されてＮチャネルＭＯＳトランジスタ３が形成されてい
る。
さらに、第３図に示すように、ＭＯＳトランジスタ３と
同一のＰウェル１１中にアノード用のＰ 拡散層１５及
びカソード用のＮ＋拡散層１６が形成されてダイオード
７が形成され、アノード用のＰ＋拡散層１５がソース用
のＮ 拡散層１２に接続されている。
同一のＰウェル１１中にアノード用のＰ 拡散層１５及
びカソード用のＮ＋拡散層１６が形成されてダイオード
７が形成され、アノード用のＰ＋拡散層１５がソース用
のＮ 拡散層１２に接続されている。
このように、同一のＰウェル１１中にＭＯ３＋−ランジ
スタ３のソース、ドレイン及びダイオード７を形成し、
ソースとアノードとを接続することにより、インバータ
回路のしきい値電圧は、従来に比べてダイオード７の順
方向電圧Ｖｐ分だけ上昇するため、集積化した場合にお
いて、チップ面積の増加を最小限に抑えることができ、
小型でノイズ耐量の高いインバータ回路を得ることがで
きる。
スタ３のソース、ドレイン及びダイオード７を形成し、
ソースとアノードとを接続することにより、インバータ
回路のしきい値電圧は、従来に比べてダイオード７の順
方向電圧Ｖｐ分だけ上昇するため、集積化した場合にお
いて、チップ面積の増加を最小限に抑えることができ、
小型でノイズ耐量の高いインバータ回路を得ることがで
きる。
なお、上記各実施例では、ＭＯＳトランジスタがＮチャ
ネルの場合について説明したが、Ｐチャネルの場合であ
ってもこの発明を同様に実施することかできる。
ネルの場合について説明したが、Ｐチャネルの場合であ
ってもこの発明を同様に実施することかできる。
さらに、電位シフト手段は、第１図に示すトランジスタ
６に限るものではなく、ＭＯＳトランジスタのソースと
バックゲートとの間に設けられ、ソース電位とバックゲ
ート電位とを異ならせる機能を有するものであればよい
のは言うまでもない。
６に限るものではなく、ＭＯＳトランジスタのソースと
バックゲートとの間に設けられ、ソース電位とバックゲ
ート電位とを異ならせる機能を有するものであればよい
のは言うまでもない。
また、負荷は前述した定電流負荷２に限定されるもので
はない。
はない。
以上のように、この発明によれば、ＭＯＳトランジスタ
のソースとバックゲートとの間に電位シフト手段を設け
たため、ＭＯＳトランジスタのチャネル導電型に応じて
ソース電位をバックゲート電位に対してシフトさせ、い
わゆるバックゲート効果により、ＭＯＳトランジスタ自
体のしきい値電圧を上げることができ、インバータ回路
のしきい値電圧を上昇してインバータ回路のノイズ耐量
の向上を図ることができ、ノイズに対するインバータ回
路の信頼性を改善できる。
のソースとバックゲートとの間に電位シフト手段を設け
たため、ＭＯＳトランジスタのチャネル導電型に応じて
ソース電位をバックゲート電位に対してシフトさせ、い
わゆるバックゲート効果により、ＭＯＳトランジスタ自
体のしきい値電圧を上げることができ、インバータ回路
のしきい値電圧を上昇してインバータ回路のノイズ耐量
の向上を図ることができ、ノイズに対するインバータ回
路の信頼性を改善できる。
また、半導体基板の同一ウェル中にＭＯＳ）うンジスタ
のソース、ドレイン及びダイオードを形成し、ＭＯＳト
ランジスタのチャネル導電型に応じてソースとダイオー
ドのアノード或いはカソードとを接続することにより、
ダイオードの順方向電圧骨だけインバータ回路のしきい
値電圧を上げることができるため、集積化した場合に、
チップ面積の増加を最小限に抑制でき、小型でノイズ耐
量の高いインバータ回路を得ることができる。
のソース、ドレイン及びダイオードを形成し、ＭＯＳト
ランジスタのチャネル導電型に応じてソースとダイオー
ドのアノード或いはカソードとを接続することにより、
ダイオードの順方向電圧骨だけインバータ回路のしきい
値電圧を上げることができるため、集積化した場合に、
チップ面積の増加を最小限に抑制でき、小型でノイズ耐
量の高いインバータ回路を得ることができる。
第１図はこの発明のインバータ回路の一実施例の結線図
、第２図はこの発明の他の実施例の結線図、第３図は第
２図のＭＯＳトランジスタ部分の断面図、第４図は従来
のインバータ回路の結線図、第５図は第４図の伝達特性
図である。 図において、２は定電流負荷、３はＭＯＳトランジスタ
、４は信号入力端子、５は信号出力端子、６はトランジ
スタ、７はダイオード、８は基板、１１はＰウェルであ
る。 なお、各図中同一符号は同一または相当部分を示す。 １ ３ 第 図 第 図 ８：基板 ９：Ｐウェル 第 図 ４０３− 第５図 Ｖｌ→ 平成 ２年 ７月３０ 日
、第２図はこの発明の他の実施例の結線図、第３図は第
２図のＭＯＳトランジスタ部分の断面図、第４図は従来
のインバータ回路の結線図、第５図は第４図の伝達特性
図である。 図において、２は定電流負荷、３はＭＯＳトランジスタ
、４は信号入力端子、５は信号出力端子、６はトランジ
スタ、７はダイオード、８は基板、１１はＰウェルであ
る。 なお、各図中同一符号は同一または相当部分を示す。 １ ３ 第 図 第 図 ８：基板 ９：Ｐウェル 第 図 ４０３− 第５図 Ｖｌ→ 平成 ２年 ７月３０ 日
Claims (2)
- （１）ドレインが負荷に接続されソースとバックゲート
とが接続されたＭＯＳトランジスタと、前記トランジス
タのゲートに接続された信号入力端子と、前記ドレイン
に接続された信号出力端子とを備えたインバータ回路に
おいて、 前記ソースとバックゲートとの間に、前記ソースの電位
と前記バックゲートの電位とを異ならせる電位シフト手
段を設けたことを特徴とするインバータ回路。 - （２）半導体基板のウェル中にソース及びドレインが形
成され前記ドレインが負荷に接続され前記ソースとバッ
クゲートとが接続されたＭＯＳトランジスタと、前記ト
ランジスタのゲートに接続された信号入力端子と、前記
ドレインに接続された信号出力端子とを備えたインバー
タ回路において、 前記ウェル中に、前記ソースに接続されたダイオードを
形成したことを特徴とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP518090A JPH03209865A (ja) | 1990-01-12 | 1990-01-12 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP518090A JPH03209865A (ja) | 1990-01-12 | 1990-01-12 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03209865A true JPH03209865A (ja) | 1991-09-12 |
Family
ID=11604036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP518090A Pending JPH03209865A (ja) | 1990-01-12 | 1990-01-12 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03209865A (ja) |
-
1990
- 1990-01-12 JP JP518090A patent/JPH03209865A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5376816A (en) | Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors | |
| JPS62272620A (ja) | 論理回路 | |
| US4642667A (en) | Integrated circuits | |
| JPH03190426A (ja) | 集積ＢｉＣＭＯＳ回路 | |
| JP2560018B2 (ja) | Ｃｍｏｓ回路 | |
| US20050001171A1 (en) | Silicon-on-insulator latch-up pulse-radiation detector | |
| KR100196734B1 (ko) | 큰 기판 접촉 영역을 갖는 반도체 장치 | |
| JPH03209865A (ja) | インバータ回路 | |
| JPS5937858B2 (ja) | 半導体装置およびその製法 | |
| JPS6362904B2 (ja) | ||
| JPS5944782B2 (ja) | 半導体集積回路 | |
| JP2553600B2 (ja) | ＢｉＭＯＳ半導体集積回路 | |
| JPS61283158A (ja) | 相補型ｍｏｓトランジスタ回路 | |
| JPS6085623A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPS59110225A (ja) | サブミクロン半導体ｌｓｉ | |
| JPH0532908B2 (ja) | ||
| JPH0493076A (ja) | 半導体集積回路装置 | |
| JPH05267586A (ja) | 出力保護回路 | |
| JP3108125B2 (ja) | 半導体集積回路 | |
| KR100244287B1 (ko) | 씨모스펫 | |
| JPS59126662A (ja) | 相補形ｍｏｓ集積回路装置 | |
| JPH04239763A (ja) | 出力バッファ | |
| KR930008878B1 (ko) | 바이 시모스를 이용한 출력단의 정전기 보호회로 | |
| JP2000101028A (ja) | 半導体装置 | |
| JPH11135790A (ja) | Ｍｏｓ出力ドライバ |