JPS62272620A - 論理回路 - Google Patents
論理回路Info
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- JPS62272620A JPS62272620A JP62053225A JP5322587A JPS62272620A JP S62272620 A JPS62272620 A JP S62272620A JP 62053225 A JP62053225 A JP 62053225A JP 5322587 A JP5322587 A JP 5322587A JP S62272620 A JPS62272620 A JP S62272620A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
Ａ、産業上の利用分野
本発明は、高性能集積半導体回路、さらに具体的には、
相補形金属酸化物半導体（ＣＭ、Ｏ８） トランジス
タとバイポーラ・トランジスタの組合せを使った、高性
能ＣＭＯ８論理用の２進論理回路に関するものである。
相補形金属酸化物半導体（ＣＭ、Ｏ８） トランジス
タとバイポーラ・トランジスタの組合せを使った、高性
能ＣＭＯ８論理用の２進論理回路に関するものである。
Ｂ、従来技術
ＣＭＯ８論理回路は、高密度で消費電力が非常に小さい
が、一般にバイポーラ論理回路よりも低性能である。Ｃ
ＭＯ８論理回路とバイポーラ論理回路の性能の差の多く
は、０Ｍ０８回路のオンチップ・キャパシタンス駆動能
力が限られているためである。論理ゲートとして働＜０
Ｍ０８回路では、Ｐ−チャネル・トランジスタは、通常
並列に配置され、Ｎ−チャネル・トランジスタは直列に
配置される。これはＰ−チャネル・トランジスタの方が
Ｎ−チャネル・トランジスタよりもずっと低速なので、
これらの異なる装置による遅延をより等しくするためで
ある。Ｐ−チャネル・トランジスタの相互コンダクタン
スは、同じ寸法のＮ−チャネル・トランジスタの約４０
％である。ＣＭＯ８技術では、負荷キャパシタンスが高
いとき、駆動能力を高めるため、しばしば論理ゲートに
電力インバータの形の追加段を設ける。
が、一般にバイポーラ論理回路よりも低性能である。Ｃ
ＭＯ８論理回路とバイポーラ論理回路の性能の差の多く
は、０Ｍ０８回路のオンチップ・キャパシタンス駆動能
力が限られているためである。論理ゲートとして働＜０
Ｍ０８回路では、Ｐ−チャネル・トランジスタは、通常
並列に配置され、Ｎ−チャネル・トランジスタは直列に
配置される。これはＰ−チャネル・トランジスタの方が
Ｎ−チャネル・トランジスタよりもずっと低速なので、
これらの異なる装置による遅延をより等しくするためで
ある。Ｐ−チャネル・トランジスタの相互コンダクタン
スは、同じ寸法のＮ−チャネル・トランジスタの約４０
％である。ＣＭＯ８技術では、負荷キャパシタンスが高
いとき、駆動能力を高めるため、しばしば論理ゲートに
電力インバータの形の追加段を設ける。
ＢＩＭＯ８回路、すなわちＣＭＯＳトランジスタとバイ
ポーラ・トランジスタの両方を使用する回路はたとえば
、１９６８年１２月６日出願の米国特許第３６３６３７
２号に開示されているように、周知である。この特許で
は、スイッチング回路が、エミッタ・フォロワとしてＣ
ＭＯＳインバータの出力に接続されているバイポーラ・
トランジスタを含んでいる。
ポーラ・トランジスタの両方を使用する回路はたとえば
、１９６８年１２月６日出願の米国特許第３６３６３７
２号に開示されているように、周知である。この特許で
は、スイッチング回路が、エミッタ・フォロワとしてＣ
ＭＯＳインバータの出力に接続されているバイポーラ・
トランジスタを含んでいる。
１９７８年５月２２日出願の米国特許第４１５９４５０
号では、１対の相補形バイポーラ・トランジスタが出力
端子に接続されている。１対の相補形電界効果トランジ
スタが開示されている。また、１９７９年１０月５日出
願の米国特許第４３０１３８３号および１９８１年５月
１日出願の米国特許第４４２５５１６号には、出力がバ
イポーラ・エミッタ・フォロワ回路構成である相補形電
界効果トランジスタを含む、バッファ回路が記載されて
いる。
号では、１対の相補形バイポーラ・トランジスタが出力
端子に接続されている。１対の相補形電界効果トランジ
スタが開示されている。また、１９７９年１０月５日出
願の米国特許第４３０１３８３号および１９８１年５月
１日出願の米国特許第４４２５５１６号には、出力がバ
イポーラ・エミッタ・フォロワ回路構成である相補形電
界効果トランジスタを含む、バッファ回路が記載されて
いる。
ＣＭＯＳトランジスタとバイポーラ・トランジスタの両
方を含む高キヤパシタンス負荷に給電する他のドライバ
回路が、ＩＢＭテクニカル・ディスクロージャ・ブリテ
ィン、Ｖｏｌ、 １６． Ｎｏ、 １１゜１９７４年４
月、ｐｐ、３５７０〜３５７１に記載のＩｌｌ、 Ｂ、
チン（ｃｈｉｎ）の論文″バイポーラ形装置と相補形金
属酸化物半導体装置を使ったブツシュ・プル・ドライバ
（ｐｕｓｈ−ｐｕｌｌ Ｄｒｉｖｅｒ ＶｓｉｎｇＢｉ
ｐｏｌａｒ ａｎｄ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍ
ｅｔａｌ−ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｄ
ｅｖｉｃｅｓ）”および同誌Ｖｏ１．２７゜Ｎｏ、 ４
Ａ、 １９８４年９月、ｐｐ、１９７４−１９７５に所
載のＬ Ｄ、プライサ−（Ｐｒｉｃｅｒ）の論文“高キ
ャパシタンス用ＣＭＯ８／バイポーラ組合せドライバ（
ｃｏｍｂｉｎａｔｉｏｎ ＣＭＯ５／ＢｉｐｏｌａｒＤ
ｒｉｖｅｒ ｆｏｒ Ｈｉｇｈ ｃａｐａｃｉｔａｎｃ
ｅ）”に例示され記載されている。
方を含む高キヤパシタンス負荷に給電する他のドライバ
回路が、ＩＢＭテクニカル・ディスクロージャ・ブリテ
ィン、Ｖｏｌ、 １６． Ｎｏ、 １１゜１９７４年４
月、ｐｐ、３５７０〜３５７１に記載のＩｌｌ、 Ｂ、
チン（ｃｈｉｎ）の論文″バイポーラ形装置と相補形金
属酸化物半導体装置を使ったブツシュ・プル・ドライバ
（ｐｕｓｈ−ｐｕｌｌ Ｄｒｉｖｅｒ ＶｓｉｎｇＢｉ
ｐｏｌａｒ ａｎｄ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍ
ｅｔａｌ−ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｄ
ｅｖｉｃｅｓ）”および同誌Ｖｏ１．２７゜Ｎｏ、 ４
Ａ、 １９８４年９月、ｐｐ、１９７４−１９７５に所
載のＬ Ｄ、プライサ−（Ｐｒｉｃｅｒ）の論文“高キ
ャパシタンス用ＣＭＯ８／バイポーラ組合せドライバ（
ｃｏｍｂｉｎａｔｉｏｎ ＣＭＯ５／ＢｉｐｏｌａｒＤ
ｒｉｖｅｒ ｆｏｒ Ｈｉｇｈ ｃａｐａｃｉｔａｎｃ
ｅ）”に例示され記載されている。
Ｃ０発明が解決しようとする問題点
１段または数段の追加電力インバータ段を使わずに高キ
ヤパシタンス負荷に給電するのに使用できる、高密度、
低電力ＣＭＯ８回路の改良型窩性能論理ファミリーを提
供することが、本発明の一目的である。
ヤパシタンス負荷に給電するのに使用できる、高密度、
低電力ＣＭＯ８回路の改良型窩性能論理ファミリーを提
供することが、本発明の一目的である。
本発明の第２の目的は、ＣＭＯ８論理回路の寸法や複雑
さをほとんど増大させずに、その回路の速度と電流駆動
を増加させることである。
さをほとんど増大させずに、その回路の速度と電流駆動
を増加させることである。
Ｄ０問題点を解決するための手段
本発明の教示によれば、バイポーラ・トランジスタ、お
よびバイポーラ・トランジスタのベースと源の間に接続
されたＰ−チャネル・トランジスタ、およびバイポーラ
・トランジスタのエミッタと大地の間に結合されたＮ−
チャネル・トランジスタ、ならびにバイポーラ・トラン
ジスタのエミッタとＮ−チャネル・トランジスタの間に
接続されたダイオードを含む、２進論理回路が提供され
る。バイポーラ・トランジスタのエミッタに負荷コンデ
ンサが接続され、Ｐ−チャネル・トランジスタおよびＮ
−チャネル・トランジスタの制御ゲートに入力端子が接
続されている。
よびバイポーラ・トランジスタのベースと源の間に接続
されたＰ−チャネル・トランジスタ、およびバイポーラ
・トランジスタのエミッタと大地の間に結合されたＮ−
チャネル・トランジスタ、ならびにバイポーラ・トラン
ジスタのエミッタとＮ−チャネル・トランジスタの間に
接続されたダイオードを含む、２進論理回路が提供され
る。バイポーラ・トランジスタのエミッタに負荷コンデ
ンサが接続され、Ｐ−チャネル・トランジスタおよびＮ
−チャネル・トランジスタの制御ゲートに入力端子が接
続されている。
本発明のより具体的な実施例では、論理回路は、並列に
配置された複数個のＮ−チャネル装置と一４一 端でＮ−チャネル装置に結合された複数個のＰ−チャネ
ル装置を含む直列回路とからなるＮＯＲ回路と、ベース
が並列回路の一端に接続された１個のバイポーラ・トラ
ンジスタと、バイポーラ・トランジスタのエミッタとＮ
−チャネル装置のドレインの間に結合された１個のダイ
オードと、バイポーラ・トランジスタのエミッタに結合
された１個の出力端子を含んでいる。
配置された複数個のＮ−チャネル装置と一４一 端でＮ−チャネル装置に結合された複数個のＰ−チャネ
ル装置を含む直列回路とからなるＮＯＲ回路と、ベース
が並列回路の一端に接続された１個のバイポーラ・トラ
ンジスタと、バイポーラ・トランジスタのエミッタとＮ
−チャネル装置のドレインの間に結合された１個のダイ
オードと、バイポーラ・トランジスタのエミッタに結合
された１個の出力端子を含んでいる。
本発明の上記のおよびその他の目的、特徴および利点は
、添付の図面に図示されている如き本発明の良好な実施
例についての、以下のより詳細な説明から明らかになる
はずである。
、添付の図面に図示されている如き本発明の良好な実施
例についての、以下のより詳細な説明から明らかになる
はずである。
Ｅ、実施例
図面をより詳細に参照すると、第１図には、本発明の論
理回路の１実施例が図示されている。論理回路は、直列
に配列された複数個のＰ−チャネル電界効果トランジス
タ１２．１４．１６、および並列に配列されそれらのソ
ースが接地された複数個のＮ−チャネル・トランジスタ
１８．２０．２２からなるＮＯＲ回路１０を含んでいる
。Ｐ−チャネル・トランジスタ１２の制御電極即ちゲー
トおよびＮ−チャネル・トランジスタ２２の制御電極即
ちゲートに入力Ａが接続され、Ｐ−チャネル・トランジ
スタ１４の制御ゲートおよびＮ−チャネル・トランジス
タ１８の制御ゲートに入力Ｂが接続され、Ｐ−チャネル
・トランジスタ１６の制御ゲートとＮ−チャネル・トラ
ンジスタ２０の制御ゲートに入力Ｃが接続されている。
理回路の１実施例が図示されている。論理回路は、直列
に配列された複数個のＰ−チャネル電界効果トランジス
タ１２．１４．１６、および並列に配列されそれらのソ
ースが接地された複数個のＮ−チャネル・トランジスタ
１８．２０．２２からなるＮＯＲ回路１０を含んでいる
。Ｐ−チャネル・トランジスタ１２の制御電極即ちゲー
トおよびＮ−チャネル・トランジスタ２２の制御電極即
ちゲートに入力Ａが接続され、Ｐ−チャネル・トランジ
スタ１４の制御ゲートおよびＮ−チャネル・トランジス
タ１８の制御ゲートに入力Ｂが接続され、Ｐ−チャネル
・トランジスタ１６の制御ゲートとＮ−チャネル・トラ
ンジスタ２０の制御ゲートに入力Ｃが接続されている。
Ｐ−チャネル・トランジスタ１２のソースは、＋５ボル
ト電源に接続されている。Ｐ−チャネル・トランジスタ
１６のドレインとＮ−チャネル・トランジスタ１８．２
０．２２の各ドレインの間に第１のダイオード２４、好
ましくはショットキ・ダイオードが接続されている。Ｎ
−チャネル・トランジスタ１８．２０．２２の各ドレイ
ンと出力端子２８の間に第２のダイオード２６、好まし
くはショットキ・ダイオードが接続されて今る。ＮＰＮ
型バイポーラ・トランジスタ３０のコレクタが＋５ボル
ト電源に接続され、そのエミッタが出力端子２８に、そ
のベースがＰ−チャネル・トランジスタ１６のドレイン
に接続されている。出力端子２８と大地の間に容量性負
荷Ｃが接続されている。
ト電源に接続されている。Ｐ−チャネル・トランジスタ
１６のドレインとＮ−チャネル・トランジスタ１８．２
０．２２の各ドレインの間に第１のダイオード２４、好
ましくはショットキ・ダイオードが接続されている。Ｎ
−チャネル・トランジスタ１８．２０．２２の各ドレイ
ンと出力端子２８の間に第２のダイオード２６、好まし
くはショットキ・ダイオードが接続されて今る。ＮＰＮ
型バイポーラ・トランジスタ３０のコレクタが＋５ボル
ト電源に接続され、そのエミッタが出力端子２８に、そ
のベースがＰ−チャネル・トランジスタ１６のドレイン
に接続されている。出力端子２８と大地の間に容量性負
荷Ｃが接続されている。
第２図は、半導体基板３２、好ましくはＰ−導電型のシ
リコン中での第１図に示した論理回路のレイアウトであ
る。基板上に、好ましくは二酸化シリコンの絶縁層３４
が配置されている。基板３２中に既知の任意の加工方法
によってＮ−導電型のウェル３６が作られている。ウェ
ル３６内の接点Ｃ１と０２の間に、直列のＰ−チャネル
・トランジスタ１２．１４．１６が配置されている。接
点Ｃ１は＋５ボルト電源に接続され、接点Ｃ２は、やは
リウエル３６内にあるバイポーラ・トランジスタ３０の
ベースｂに接続されている。接点Ｃ３が１−ランジスタ
３０のエミッタｅに接続され、接点Ｃ４がトランジスタ
３０のコレクタＣに接続され、接点Ｃ４は＋５ボルト電
源にも接続されている。
リコン中での第１図に示した論理回路のレイアウトであ
る。基板上に、好ましくは二酸化シリコンの絶縁層３４
が配置されている。基板３２中に既知の任意の加工方法
によってＮ−導電型のウェル３６が作られている。ウェ
ル３６内の接点Ｃ１と０２の間に、直列のＰ−チャネル
・トランジスタ１２．１４．１６が配置されている。接
点Ｃ１は＋５ボルト電源に接続され、接点Ｃ２は、やは
リウエル３６内にあるバイポーラ・トランジスタ３０の
ベースｂに接続されている。接点Ｃ３が１−ランジスタ
３０のエミッタｅに接続され、接点Ｃ４がトランジスタ
３０のコレクタＣに接続され、接点Ｃ４は＋５ボルト電
源にも接続されている。
Ｐ−型シリコン基板３２中に並列に配置されたＮ−チャ
ネル・トランジスタ１８．２０．２２が配置され、埋設
酸化物ＲＯＸの形のフィールド領域が、Ｎウェル３６中
のトランジスタ１２．１４．１６および３０とＮ−チャ
ネル・トランジスタ１８．２０．２２の間に挿入されて
いる。トランジスタ１８．２０．２２の各ドレインはＮ
−領域３８で共通接続され、トランジスタ１８と２２の
各ソースは共通接点Ｃ５に接続され、トランジスタ２０
のソースは接点Ｃ６に接続され、接点Ｃ５と０６は接地
（図示せず）されている。トランジスタ１８と、２２の
各制御ゲートはそれぞれ人力ＢとＡに接続され、埋設酸
化物ＲＯＸの領域で分離されている。第２図かられかる
ように、Ｐ−チャネル・トランジスタ１２とＮ−チャネ
ル・トランジスタ２２の各制御ゲートは入力Ａに接続す
る共通導線の一部であり、Ｐ−チャネル・トランジスタ
１４とＮ−チャネル・トランジスタ１８の各制御ゲート
は入力Ｂに接続する共通導線の一部であり、Ｐ−チャネ
ル・トランジスタ１６とＮ−チャネル・トランジスタ２
０の各制御ゲートは入力Ｃに接続する共通導線の一部で
ある。入力Ａ、Ｂ、Ｃに接続する共通導線は、好ましく
はドープされたポリシリコンでできている。Ｎ−領域３
８上には接点Ｃ７と０８が配置され、それぞれショット
キ・ダイオード２４．２６を形成する。これらの接点は
、アルミニウムなど適当な金属でできている。第２図の
レイアウトで第１図の論理回路を完成するため、バイポ
ーラ・トランジスタ３０のベースｂの所の接点Ｃ２が第
１のダイオード２４のアノードの所で接点Ｃ７に配線さ
れ、トランジスタ３０のエミッタｅの所の接点３が第２
がダイオード２６のアノードの所の接点Ｃ８に配線され
、Ｎ−チャネル・トランジスタ１８と２２の各ソースの
所の接点Ｃ５がＮ−チャネル・トランジスタ２０のソー
スの所の接点Ｃ６に配線されている。
ネル・トランジスタ１８．２０．２２が配置され、埋設
酸化物ＲＯＸの形のフィールド領域が、Ｎウェル３６中
のトランジスタ１２．１４．１６および３０とＮ−チャ
ネル・トランジスタ１８．２０．２２の間に挿入されて
いる。トランジスタ１８．２０．２２の各ドレインはＮ
−領域３８で共通接続され、トランジスタ１８と２２の
各ソースは共通接点Ｃ５に接続され、トランジスタ２０
のソースは接点Ｃ６に接続され、接点Ｃ５と０６は接地
（図示せず）されている。トランジスタ１８と、２２の
各制御ゲートはそれぞれ人力ＢとＡに接続され、埋設酸
化物ＲＯＸの領域で分離されている。第２図かられかる
ように、Ｐ−チャネル・トランジスタ１２とＮ−チャネ
ル・トランジスタ２２の各制御ゲートは入力Ａに接続す
る共通導線の一部であり、Ｐ−チャネル・トランジスタ
１４とＮ−チャネル・トランジスタ１８の各制御ゲート
は入力Ｂに接続する共通導線の一部であり、Ｐ−チャネ
ル・トランジスタ１６とＮ−チャネル・トランジスタ２
０の各制御ゲートは入力Ｃに接続する共通導線の一部で
ある。入力Ａ、Ｂ、Ｃに接続する共通導線は、好ましく
はドープされたポリシリコンでできている。Ｎ−領域３
８上には接点Ｃ７と０８が配置され、それぞれショット
キ・ダイオード２４．２６を形成する。これらの接点は
、アルミニウムなど適当な金属でできている。第２図の
レイアウトで第１図の論理回路を完成するため、バイポ
ーラ・トランジスタ３０のベースｂの所の接点Ｃ２が第
１のダイオード２４のアノードの所で接点Ｃ７に配線さ
れ、トランジスタ３０のエミッタｅの所の接点３が第２
がダイオード２６のアノードの所の接点Ｃ８に配線され
、Ｎ−チャネル・トランジスタ１８と２２の各ソースの
所の接点Ｃ５がＮ−チャネル・トランジスタ２０のソー
スの所の接点Ｃ６に配線されている。
これらの接点は、導電性金属、たとえばアルミニウムの
層（図示せず）を付着し周知のマスキング法とエツチン
グ法を使って配線すると好都合である。
層（図示せず）を付着し周知のマスキング法とエツチン
グ法を使って配線すると好都合である。
第３図は、第２図に示したレイアウトの線３−３で切断
した断面図である。第３図には、Ｎウェル３６中のＰ−
チャネル・トランジスタ１２．１４．１６およびバイポ
ーラ・トランジスタ３０が示されている。第３図かられ
かるように、トランジスタ１２は、二酸化シリコン層３
４によってＮウェルの表面から分離された入力ないし制
御電極Ａ、Ｐ＋ソースＳ１およびＰ＋ドレインＳ／Ｄｉ
を含み、トランジスタ１４は入力ないし制御電極Ｂ、Ｐ
４″ソースＳ／ＤｉおよびＰ＋ドレインＳ／Ｄ２を含み
、トランジスタ１６は入力ないし制御電極Ｃ１Ｐ＋ソー
スＳ／Ｄ２およびＰ＋ドレインＤ１を含んでいる。バイ
ポーラ・トランジスタ３０は、Ｎ＋／Ｎ−コレクタｃ、
Ｐ＋／ＰベースｂおよびＮ＋エミッタｅを含んでいる。
した断面図である。第３図には、Ｎウェル３６中のＰ−
チャネル・トランジスタ１２．１４．１６およびバイポ
ーラ・トランジスタ３０が示されている。第３図かられ
かるように、トランジスタ１２は、二酸化シリコン層３
４によってＮウェルの表面から分離された入力ないし制
御電極Ａ、Ｐ＋ソースＳ１およびＰ＋ドレインＳ／Ｄｉ
を含み、トランジスタ１４は入力ないし制御電極Ｂ、Ｐ
４″ソースＳ／ＤｉおよびＰ＋ドレインＳ／Ｄ２を含み
、トランジスタ１６は入力ないし制御電極Ｃ１Ｐ＋ソー
スＳ／Ｄ２およびＰ＋ドレインＤ１を含んでいる。バイ
ポーラ・トランジスタ３０は、Ｎ＋／Ｎ−コレクタｃ、
Ｐ＋／ＰベースｂおよびＮ＋エミッタｅを含んでいる。
第４図は、第２図に示したレイアウトの線４−４で切断
した断面図である。第４図には、Ｐ−シリコン基板；３
２中に形成されたＮ−チャネル・ｌ・ランジスタ１８．
２０および第１のショットキ・ダイオード２４が示され
ている。第４図かられかるように、トランジスタ］−８
は、二酸化シリコン層３４によってＰ−シリコン基板３
２の表面から分離された入力ないし制御電極Ｂ、Ｎ＋ソ
ースＳ２およびＮ”ドレインＤ２を含み、トランジスタ
２０は入力ないし制御電極Ｃ，Ｎ＋ソースＳ３およびＮ
１ドレインＤ３を含んでいる。第」のショットキ・ダイ
オード２４は、そのアノードとしての接点Ｃ７とカソー
ドとしてのＮ−領域３８を含んでいる。
した断面図である。第４図には、Ｐ−シリコン基板；３
２中に形成されたＮ−チャネル・ｌ・ランジスタ１８．
２０および第１のショットキ・ダイオード２４が示され
ている。第４図かられかるように、トランジスタ］−８
は、二酸化シリコン層３４によってＰ−シリコン基板３
２の表面から分離された入力ないし制御電極Ｂ、Ｎ＋ソ
ースＳ２およびＮ”ドレインＤ２を含み、トランジスタ
２０は入力ないし制御電極Ｃ，Ｎ＋ソースＳ３およびＮ
１ドレインＤ３を含んでいる。第」のショットキ・ダイ
オード２４は、そのアノードとしての接点Ｃ７とカソー
ドとしてのＮ−領域３８を含んでいる。
第２図、第３図および第４図からすぐにわかるように、
第１図の論理回路を非常にコンパクトな構造に集積して
、半導体基板内にこれらの論理回路と高密度で実現する
ことができる。
第１図の論理回路を非常にコンパクトな構造に集積して
、半導体基板内にこれらの論理回路と高密度で実現する
ことができる。
本発明の論理回路の操作に当っては、２進工ないし高電
圧すなわち＋５ボルトが各人力Ａ、Ｂ、Ｃに印加される
と、トランジスタ１８．２０．２２は導通する。ダイオ
ード２６は、出力２８がアースから１ダイオ一ド分の電
圧降下の値まで放電されるまで導通状態である。２進Ｏ
ないし低電圧すなわちＯボルトが各入力Ａ、Ｂ、Ｃに印
加されると、トランジスタ１２．１４．１６が導通し、
＋ヘラレジスタ３０は出力２８が＋５ボルト近くに充電
されるまで導通状態である。
圧すなわち＋５ボルトが各人力Ａ、Ｂ、Ｃに印加される
と、トランジスタ１８．２０．２２は導通する。ダイオ
ード２６は、出力２８がアースから１ダイオ一ド分の電
圧降下の値まで放電されるまで導通状態である。２進Ｏ
ないし低電圧すなわちＯボルトが各入力Ａ、Ｂ、Ｃに印
加されると、トランジスタ１２．１４．１６が導通し、
＋ヘラレジスタ３０は出力２８が＋５ボルト近くに充電
されるまで導通状態である。
比較的低客足のノードＮに結合されたＰ−チャネル・１
〜ランジスタの高い直列抵抗が、バイポーラ・トランジ
スタ３０の電流利得によって高負荷コンデンサＣｒ、か
ら減結合されることがわかる。
〜ランジスタの高い直列抵抗が、バイポーラ・トランジ
スタ３０の電流利得によって高負荷コンデンサＣｒ、か
ら減結合されることがわかる。
以上本発明の１つの実施例について例示し説明してきた
が、本発明の範囲内で他の多くの論理回路を構成できる
ことを理解すべきである。たとえば、論理回路は２つの
入力ＡとＢだけを含むことができる。この場合、Ｐ−チ
ャネル・トランジスタ１６とＮ−チャネル・トランジス
タ２０は論理回路から取り除くことになる。さらに、希
望する場合、第１−および第２のショットキ・ダイオー
ド２４と２６の代りに通常のまたは正規のＰ−Ｎ接合を
使うこともできる。もちろん、ショツ１〜キ・ダイオー
ドが、キャパシタンスと順方向伝導電圧が低いため好ま
しい。また、希望する場合、論理回路から第１のダイオ
ード２４を除去して、Ｐ−チャネル・トランジスタ１６
のドレインをＮ−チャネル・トランジスタ１８．２０．
２２の各ドレインに直接接続することもできる。第１の
ダイオ一ド２４があると、ＮＰＮＩ〜ランジスタ３０の
ベースでの電圧振幅が最小となり、電力消費量が少なく
なるので、このダイオード２４を除去すると、回路の速
度がわずかに減少する。
が、本発明の範囲内で他の多くの論理回路を構成できる
ことを理解すべきである。たとえば、論理回路は２つの
入力ＡとＢだけを含むことができる。この場合、Ｐ−チ
ャネル・トランジスタ１６とＮ−チャネル・トランジス
タ２０は論理回路から取り除くことになる。さらに、希
望する場合、第１−および第２のショットキ・ダイオー
ド２４と２６の代りに通常のまたは正規のＰ−Ｎ接合を
使うこともできる。もちろん、ショツ１〜キ・ダイオー
ドが、キャパシタンスと順方向伝導電圧が低いため好ま
しい。また、希望する場合、論理回路から第１のダイオ
ード２４を除去して、Ｐ−チャネル・トランジスタ１６
のドレインをＮ−チャネル・トランジスタ１８．２０．
２２の各ドレインに直接接続することもできる。第１の
ダイオ一ド２４があると、ＮＰＮＩ〜ランジスタ３０の
ベースでの電圧振幅が最小となり、電力消費量が少なく
なるので、このダイオード２４を除去すると、回路の速
度がわずかに減少する。
また、第２のダイオード２６は、Ｎ−チャネル・トラン
ジスタに出力２８を直接駆動させ、またＮＰＮトランジ
スタ３０のベースを負荷コンデンサから分離して充電中
の動作を速めるという点で、第１図の論理回路の動作で
重要な役割を果たしていることを理解すべきである。
ジスタに出力２８を直接駆動させ、またＮＰＮトランジ
スタ３０のベースを負荷コンデンサから分離して充電中
の動作を速めるという点で、第１図の論理回路の動作で
重要な役割を果たしていることを理解すべきである。
また、出力負荷ＣＬは、トランジスタ１６と２０、バイ
ポーラ・トランジスタ３０および第２のダイオード２６
などＣＭＯＳインバータのみを含む論理回路を使って、
迅速に充電および放電できることに留意すべきである。
ポーラ・トランジスタ３０および第２のダイオード２６
などＣＭＯＳインバータのみを含む論理回路を使って、
迅速に充電および放電できることに留意すべきである。
この場合、Ｐ−チャネル・トランジスタ１６がオンにな
ると、バイポーラ・トランジスタ３０を介して負荷コン
デンサを充電させ、Ｎ−チャネル・トランジスタ２０が
オンになると、第２のダイオード２６とＮ−チャネル・
トランジスタ２０を介して負荷コンデンサを放電させる
。
ると、バイポーラ・トランジスタ３０を介して負荷コン
デンサを充電させ、Ｎ−チャネル・トランジスタ２０が
オンになると、第２のダイオード２６とＮ−チャネル・
トランジスタ２０を介して負荷コンデンサを放電させる
。
以上本発明にもとづく回路の１フアミリーである論理回
路について説明してきたが、これは高密度、低電力、高
性能のＣＭＯ８回路として半導体基板中に形成でき、追
加の電力インバータ段を使わずに高キヤパシタンス負荷
に給電するのに使用できることがわかる。
路について説明してきたが、これは高密度、低電力、高
性能のＣＭＯ８回路として半導体基板中に形成でき、追
加の電力インバータ段を使わずに高キヤパシタンス負荷
に給電するのに使用できることがわかる。
Ｆ１発明の効果
本発明によれば、ＰチャネルＦＥＴの高抵抗に関係なく
、出力バイポーラ・トランジスタの高い電流駆動能力に
よって迅速に負荷コンデンサを充電でき、しかもダイオ
ード２６によって出力バイポーラ・トランジスタのベー
スが負荷コンデンサから分離されるため、ベース駆動を
迅速に行なって充電動作の高速化を実現できる。
、出力バイポーラ・トランジスタの高い電流駆動能力に
よって迅速に負荷コンデンサを充電でき、しかもダイオ
ード２６によって出力バイポーラ・トランジスタのベー
スが負荷コンデンサから分離されるため、ベース駆動を
迅速に行なって充電動作の高速化を実現できる。
第１図は、本発明の論理回路の１実施例の回路図、
第２図は、半導体基板中での第１図に示した回路のレイ
アウト、 第３図は、第２図の線３−３で切断した、第１図の回路
の断面図、 第４図は、第２図の線４−４で切断した、第１図の回路
の断面図である。 １２．１４．１６・・・・ＰチャネルＦＥＴ、１８．２
０．２２・・・・ＮチャネルＦＥＴ、２４．２６・・・
・ショツ１−キ・ダイオード。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名） 手 続 ネ市 −ｉＥ 型）（自発）昭和６
２年６月７２日 特許庁長官 黒 １）明 雄 殿 １、事件の表示 昭和６２年 特許願 第５７３２２５号２、発明の名称 論理回路 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正命令の日付 昭和 年 月 １日 別紙 ６、補正の対象 明細書の特許請求の範囲の欄 ７、補正の内容 特許請求の範囲の欄の記載を別紙のとおりに補正する。 −２、 特許請求の範囲 ｐ−にクー税貫巡刃］冒１し転たバイポーラ・トランジ
スタと。 −よ亙電源と上記バイポーラ・トランジスタのベースと
の間に結合されたＰチャネルＦＥＴと、上記□旦ヲンｙ
２りにア１Ｌニーと基準電圧との間に上載ＰチャネルＦ
ＥＴと直」に°ムされたＮチャネルＦＥＴと、 上記キャパシタが上 ＮチャネルＦＥＴを し工蓋準３
圧へ放電するように上記バイポーラ・トランジスタのエ
ミッタと上記ＮチャネルＦＥＴのドレインとの間にＢ４
されたダイオードと、上記ＰチャネルＦＥＴと上記Ｎチ
ャネルＦＥＴｏｐＪ＠＠＠ｂ：Ｍ４された入力端子と、
上記バイポーラ・トランジスタのエミッタに藍介された
出力端子と、 を有する論理回路。
アウト、 第３図は、第２図の線３−３で切断した、第１図の回路
の断面図、 第４図は、第２図の線４−４で切断した、第１図の回路
の断面図である。 １２．１４．１６・・・・ＰチャネルＦＥＴ、１８．２
０．２２・・・・ＮチャネルＦＥＴ、２４．２６・・・
・ショツ１−キ・ダイオード。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名） 手 続 ネ市 −ｉＥ 型）（自発）昭和６
２年６月７２日 特許庁長官 黒 １）明 雄 殿 １、事件の表示 昭和６２年 特許願 第５７３２２５号２、発明の名称 論理回路 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正命令の日付 昭和 年 月 １日 別紙 ６、補正の対象 明細書の特許請求の範囲の欄 ７、補正の内容 特許請求の範囲の欄の記載を別紙のとおりに補正する。 −２、 特許請求の範囲 ｐ−にクー税貫巡刃］冒１し転たバイポーラ・トランジ
スタと。 −よ亙電源と上記バイポーラ・トランジスタのベースと
の間に結合されたＰチャネルＦＥＴと、上記□旦ヲンｙ
２りにア１Ｌニーと基準電圧との間に上載ＰチャネルＦ
ＥＴと直」に°ムされたＮチャネルＦＥＴと、 上記キャパシタが上 ＮチャネルＦＥＴを し工蓋準３
圧へ放電するように上記バイポーラ・トランジスタのエ
ミッタと上記ＮチャネルＦＥＴのドレインとの間にＢ４
されたダイオードと、上記ＰチャネルＦＥＴと上記Ｎチ
ャネルＦＥＴｏｐＪ＠＠＠ｂ：Ｍ４された入力端子と、
上記バイポーラ・トランジスタのエミッタに藍介された
出力端子と、 を有する論理回路。
Claims (1)
- 【特許請求の範囲】 バイポーラ・トランジスタと、 電源と上記バイポーラ・トランジスタのエミッタとの間
に接続されたＰチャネルＦＥＴと、上記バイポーラ・ト
ランジスタのベースと基準電圧との間に接続されたＮチ
ャネルＦＥＴと、上記バイポーラ・トランジスタのエミ
ッタと上記ＮチャネルＦＥＴのドレインとの間に接続さ
れたダイオードと、 上記ＰチャネルＦＥＴと上記ＮチャネルＦＥＴに接続さ
れた入力端子と、 上記バイポーラ・トランジスタのエミッタに接続された
出力端子と、 を有する論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US856889 | 1986-04-28 | ||
| US06/856,889 US4701642A (en) | 1986-04-28 | 1986-04-28 | BICMOS binary logic circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62272620A true JPS62272620A (ja) | 1987-11-26 |
Family
ID=25324717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62053225A Pending JPS62272620A (ja) | 1986-04-28 | 1987-03-10 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4701642A (ja) |
| EP (1) | EP0243603B1 (ja) |
| JP (1) | JPS62272620A (ja) |
| DE (1) | DE3788242T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143711A (ja) * | 1988-11-25 | 1990-06-01 | Nec Corp | トランジスタ回路 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230221A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | バツフア回路 |
| JPS6362411A (ja) * | 1986-09-02 | 1988-03-18 | Nec Corp | 半導体回路 |
| JPS63153910A (ja) * | 1986-12-17 | 1988-06-27 | Nec Corp | レベルシフト回路 |
| US4800303A (en) * | 1987-05-19 | 1989-01-24 | Gazelle Microcircuits, Inc. | TTL compatible output buffer |
| US4912347A (en) * | 1987-08-25 | 1990-03-27 | American Telephone And Telegraph Company, At&T Bell Laboratories | CMOS to ECL output buffer |
| DE3788132T2 (de) * | 1987-12-01 | 1994-05-11 | Ibm | Logische Schaltkreisfamilie von Multibasis-bi-CMOS. |
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| US5055716A (en) * | 1990-05-15 | 1991-10-08 | Siarc | Basic cell for bicmos gate array |
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1986
- 1986-04-28 US US06/856,889 patent/US4701642A/en not_active Expired - Lifetime
-
1987
- 1987-02-24 DE DE3788242T patent/DE3788242T2/de not_active Expired - Fee Related
- 1987-02-24 EP EP87102619A patent/EP0243603B1/en not_active Expired - Lifetime
- 1987-03-10 JP JP62053225A patent/JPS62272620A/ja active Pending
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Also Published As
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|---|---|
| DE3788242T2 (de) | 1994-05-19 |
| EP0243603B1 (en) | 1993-11-24 |
| EP0243603A2 (en) | 1987-11-04 |
| US4701642A (en) | 1987-10-20 |
| EP0243603A3 (en) | 1989-03-15 |
| DE3788242D1 (de) | 1994-01-05 |
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