JPH0321039A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要１ 複数の不純物ウエル領域及び素子形戊領域は、不純１勿
ｒンエル領域よりも深く、１士一）絶縁脱を卵め込んで
形成されたＩ−１／ンチによりセルファラ，イ冫（，こ
画定され、前記不純１勿ウエル領城は前記Ｉ・レンチの
側面部及び底部に形成さメ′シた反対導電型の不純物領
域により接続されている構造に形成されているため、素
子分離領域かバーズビークの存在しない構造に形成でき
ることによる素子領域の１紋細化、ゲーＩ−酸化膜耐圧
の改善及びキャリアＪ７命の改善を、不純物ウエルＦａ
　Ｊ′Ａがセルファラインに形成できることによる不純
物ウエル領域及び境界領域の微細化を、不純物ウエル領
域の絶縁膜分離によるラッチアッフ゜の改善を、不純物
ウエル領域間接続用の不純物領域をセルファライシ形成
できることによる不純物ｒｌノエル頭Ｊ或の微６９１１
て容易な搗続を、ソーストレイン領域とチャネルス１ヘ
ツパー１心域を分ｔｉｌｔできることによる接ａ容３１
１．の低ｊ＋曳１ヒ撓び接合耐圧の改善を実現した半導
体集積回路の形成を可能とした半導体装置， ［産業上の利用分野］ 本発明はＭＩＳ型半導体装置に［系り、特に微細な不純
物Ｐ７エルコンタクＩヘ領域を含む微細な不純物ウエル
領域の画定及び微細な素子分離領域の形成に関する９ Ｉ−、ＳＴ．超１−Ｓ丁等、高集積１ヒされるＭＴＳ型
半々体製置（，．二おいては、半ノ，隼（４（素子の微
細１ヒにｆ−１’って素子分Ｍ［Ｅ領域が山める而ｆ＋
’ｊの化率か増大しつつあること、不純物ウエル領域の
形成がセルファラインでないこと、不純物ウエル領域へ
の接続を』３こなう不純物ウエルコンタク１ヘ領域が微
細でないこと等が高集積化ｆ＼の劾げになるという問題
が顕著（・こなってきている。そこて゛１紋郭１な不ξ
，屯１勿ウエルコンタクＩ一領域を含む不純物Ｐ７エル
領域のセルファライン化による微細化及び素子分離領域
の微細化を改善した比較的簡略プロセスにより実現でき
る手段が要望されている。

［従来の技術］ 第４図はｊＫ来の半導１本装置の模式側断面図で、５１
はｐ−−型シリコン（Ｓｉ）基板，５２はＩ）一型不純
物ウエル領域、５３はｐ−型不純’Ｊ！４Ｎｙ工／Ｌ領
域、１ｊＡはｒ〕型チャネルス１ヘリパー’；ｊ”ｊ　
ＪｒＨＱ、ｊ）５はｐ：％（＋！．＝１−　ヤネルスＩ
へツバー領域、５６はフィールＴ’酸化膜、ｊ］７はｎ
十型ソーストレイン領域、５８４；ｌ．ｒ）十型ソース
トレイン頗１或．５９はｐ十型ｒ’ｙ　エル：１ンタタ
Ｉ’　ｉｉ１′ｔ　Ｊ！ｒ’見、６０はｎ十聖ｒンエノ
レ：？ンクタ７−．　ｉｉｌ．ｂ＋ｌｊ、６１はゲー１
−　１俊１ヒＩ！，Σ、６２Ｌ１ヶーＩ・′、ヒ４・９
ｊ、６３シ、１ブ１つ・ノタ川酸１ヒ膜、Ｇ４ハ’ｌＡ
珪酸カラス（ＰＳＧ）　ＩＶＡ、６５Ｌ：ｉ．ＡＩ配線
を示している。

同図にわいては、Ｌ　Ｏ　Ｃ　Ｏ　Ｓ法｛，こよる素子
５’，−　，＋，ｆ［を行っており、素子形成領域と素
子分ＨｉＬ領域は比］咬的殴差か少なく形成できるか、
ハーズビータか土じるため、素子分ｉ４　Ｆｌｌ’ｌ域
の｛；！（細化（１，二は限ｖｔかきつつある。又、不
純物ウエル領域の画定に関しては、セノレファラインて
゛はないため、Ｉｉ一聖不♀．屯１勿ウエル領域５２と
１）−型不純物ウエル領域５３の間隔の決定には、両不
純物ウエル領域形成川の不純才勿の横方向拡散及ひ位置
合せ誤差を考慮しなければならず、微細化が行われてい
ないし、ＬＯＣＯＳ法によるウエルコンタクト領域（５
９．　６０）の形成も高集積化の妨げとなっている。１
κ来技術及び従来技術の延長では、素子形成領域の微細
化は可能であるが微細な不純物Ｐ７エルコンタクト領域
を含む不純物Ｐ７エル領域の微細化及び素子分離領域の
微細化ができないため高集積化が達戒できないという問
題があった。

［発明が解決しようとする問題点１ 本発明が解決しようとする問題点は、従来例に示される
ように、極めて高集積な半導体集積回路を得るために、
微細な不純物ウエルコソタクＩ・領域を含む不純物ウエ
ル領域のセルファラインによる微細な画定及びＬ　Ｏ　
Ｃ　Ｏ　Ｓ法による素子分離領域の形成をしのぐ微細な
素子分離領域の形成を可能とした半導体装置の尖現が困
難であったことである９ ［問題点を解決するための手段］ 」二記問題点は、一導電型半導体基板に形成された複数
の反対導電型不純物ウエル領域及び素子形成領域が前記
不純物ウエル領域より深・〈及び絶縁膜を埋め込んで形
成されたトレンチにより画定され、且つ前記不純物ウエ
ル領域か前記トレンチの側面部及び底部に形成された反
対導電型不純物領域により接続されている本発明による
半導体装置によって解決される。

［作　用］ 即ち本発明の半導体装置においては、複数の不純物ウエ
ル領域及び素子形成領域は、不純物ウエル領域よりも深
く、且つ絶縁膜を埋め込んで形成さｈた■〜レンチによ
りセルファラインに画定さ】゛シ、前記不純物ウエル領
域は前記トレンチの（ｊｌ１１面部及び底部に形成され
た反対導電型の不純物頭國（・１二より接続されている
４’ｌＳ’ｌ　ｊ貴（・こ形成されている，したがって
、素子分ｉ：ｉｌ［領域を３”；Ｌ：　ＪＲ酸化に、Ｙ
るいわ｛（１）るＬ　Ｏ　Ｃ　Ｏ　Ｓ法を使用せずに形
戊できるため、即ちス１ヘレスを内在させるハーズヒー
タの存在しない’！＋Ｗ　危に形成できるため、微細な
素子領域を形戊てきることによる高集積化を、ゲーＩ−
酸化膜の耐圧を改善できること（，こよる高性能化を、
エレク１・ロン又はポールか１ヘラ・ソプされにくくな
り、キャリア寿命を改善できることによる高信頼性を可
能にすることができる。又、不純ｆａ　ｒ７エル領域を
絶縁膜分離によりセルファライン（，こ形成できるため
、微細な不純Ｊｌｑ　ｒ’７エルコンタクＩ一領域を含
む不純物ウエル領域及び境界領域を形成できることによ
る高集積化を、ラ・ソチア・ソプを改善できること（，
こよる高性能化も可能にすることができる。さら（、こ
、ソーストレイン領域とヂャネルス１へツバー領域を分
高１［シて形成できるため、接合容量の低；戊１ヒによ
る高速化及び接合耐圧を改善をできることによる高性能
化をも可能にすることができる、．即ち、極めて高性能
、高信頼、高速且つ高集積な半導体集積回路の形成を可
能とした半導体装置を得ることができる。

［実施例１ 以下本発明を、図示実施（ハ）Ｉにより具体的（１コ説
明する。

第１図は本発明の半導体装置（１．：おげる第１の実施
例の模式側断面図、第２図は木発四の半導１本装置にお
ける第２の実施例の模式側断面図、第３図（ａ）〜（ｅ
）は本発明の半導体装置における製遣方法の一実施例の
工程断面図である。

全目を通し同一対象物は同一符号で示ずー第１図はｐ型
シリコン（Ｓｉ）基板を用いた際の本発明の半導体装置
における第１の実施例の模式側断面図で、］は１０　　
ｃｍ　　程度のＪ）−−型シリコン（Ｓｉ）基板、２は
１０　　ｃｍ　　程度のｎ一型不純物＋ｆｚエル領域、
３は１０　　ｃｍ　　程度の１）一型不純物ｒ゛７エル
領域、４は１へレンチ、５は１・レンチ埋め込み絶縁膜
、６ほ１０１６ｃｍ−”程度の不純物ウエル領域間接続
用のロー型不純物領域、７は１０２０ｃｎ１３程度のｎ
＋型ソースドレーイン領域、８は１０　　Ｃｎ＋−３程
度のｐ＋型ンースＩ＜レイン領域、９は１０　　ｃｎｒ
３程度のｒ】」−型不純物ウエルコンタクｆヘ領域、１
０は１５１１　１ｌ１程度のゲート酸化膜、１１は３０
０ｎｍ程度のゲーＩ〜電極、１２は５０１１ｍ程度のブ
ロック用酸化膜、１３は８００　ｎｍ程度の燐珪酸ガラ
ス（ＰＳＧ）膜、１４は１　，ｕｍ程度のＡＩ配線を示
している。

同図においては、複数のｎ一型不純物ウエル領域２及び
素子形成領域はｎ−型不純物ウエル領域２より深く且つ
絶縁股か理め込まれて形成さｈた微細な１−レンチ（４
、５）によりセルファラインに微細に画定されており、
隣接する複数のｎ一型不純物ウエル領域２はＩ−レンチ
（４、５）の側面部及び底部に形成されたｎ一型不純物
領域６により接続されている。ｎ一型不純物ウエル領域
２の一部にはｎ十型不純物ウエルコンタク１へ領域９か
形成されており、ｎ十型不純物ウエルコンタクＩ〜領域
９に与えられたウエル電圧は「１＋型不純物ウエルコン
タクト領域９を内蔵するｎ一型不純物ウエル領域２及び
ｎ−型不純物領域６を介して隣接する複数のｎ一型不純
物ウエル領域２に与えられており、すべてのｎ一型不純
物Ｐ７エル領域２は同電位になっている。又、Ｉ〜レン
チ〈４、５）によりｎ一型不純物ウエル領域２とｐ一型
不純物ウエル領域３はセルファラインに微細に分離され
ている。したがって、素子分離領域を選択酸化によるＬ
ＯＣＯＳ法を使用せずに形成できるため、即ちストレス
を内在させるバーズビークの存在しない４”＾１逍に形
成できるため、微細な素子Ｊｊｌ或を１１３成できるこ
とによる高集積化を、ゲーＩ−酸化膜の耐圧を改善でき
ることによる高性能化を、エレクＩ一ロン又はボールか
１へラップさ！′シにくくなり、キャリア寿命を改善で
きることによる高信頼性を可能にすることができる９又
、不純物ウエル領域を絶縁膜分離によりセルファライン
に形成できるため、微細な不純物ウエルコンタクＩ・領
域を含む不純物ウエル領域及び境界領域を形成できるこ
とによる高集積化を、ラッチアップを改善できることに
よる高性能化も可能にすることかできる。さらに、ソー
ストレイン領域とチャネルス１ヘツパー領域を分離して
形或できるため、接合容量の低減化による高速化及び接
合耐圧を改善をできることによる高性能化をも可能にす
ることができる。

第２図は木発明の半導体装置における第２の実施例の模
式側断面図で、１、３〜５、７、８、１０〜１４は第１
図と同し１勿を、２ａは第１のｎ−型不純物ウエル領域
、２１）は第２のｎ−型不純物ウエル領域、６ａは不純
物ウエル領域間接続用の第１のｎ一型不純物領域、６ｂ
は不純物ウエル領域間接続用の第２のｎ一型不純物領域
、９ａは第１のｎ十型不純物ウエルコンタクＩ一領域、
９［）は第２のｎ十型不純物ウエルコンタク１−領域を
示している。

同図においては、二種の異なるウエル電圧を持つｎ一型
不純物ウエル領域（２ａ、２ｂ）を形成したもので、第
１のｎ十型不純物ウエルコンタク１・領域９ａに与えら
れた第１のウエル電圧は第１のｎ型不純物領域６ａを介
して第１のｎ−型不純物ウエル領域２ａに与えられ、一
方、第２のｎ十型不純物ウエルコンタクト領域９ｂに与
えられた第２のウエル主圧は第２の１１−聖不辛屯拘領
域６ｂを介して第２のｎ一型不純物ウエル領域２］）に
与えられている点を除き第１図と同しである。第１図の
効果にくわえ、異電位の不純物ウエル領域の形成及び異
電位の不純１勿ウエル領域Ｉ＼の接続の形成を容易に実
現できる。

次いで本発明（，こ係る半導体装置の製逍方決の一実施
例にツイて第］ｆｆｌ（ａ）　〜（ｃ）　＆び第コ１２
１を参照して説明する９ 第３図（ａ） ｐ−一型シリコン（Ｓ１）基板］に５　０　ｎ　ｍ程度
の酸ｆヒ１操１５、５　０　ｎ　ｍ程度の窒化脱１６を
順次成長させる．次いで通常のフォ１ヘリソグラフィー
技術を利用し、選択的に窒化膜１Ｇ、酸化膜１５、１｝
−−一型シリコン（Ｓｉ）基板］をエッチングしトレン
チ４を形成する９次いで通常のフォ１・リソグラフィー
技術を利用し、レジスｉ−　（図示せず）及び窒化膜１
６をマスク層として、燐を回転イオン注入し、トレンチ
ｌ１の側面部及び底部にｎ一型不純物領域６を選択的１
，こ形成する９ 第３］夕１（＋１） 次いで化学気相敗長法（，こより絶縁ＪＮ５を成』そさ
せ、異方性Ｉ−ライエッヂングによ’）　ｌ”　Ｉ／冫
ヂ４に絶縁Ｊｌ！　５を理め込む、 第３図（Ｃ） 次いで通常のフォＩへリソグラフィー技術を利用し、レ
ジスＩ一（図示せず〉及び絶縁膜５を埋め込んだトレン
チ（４、５）をマスク層として、燐をイオン注入してロ
ー型不純物ウェル領域２を、硼素をイオン注入して１）
一型不純物ウェル領域３をそれそれ選択的に画定する。

次いで高温処理を施すことにより深さを調整し、Ｉ・レ
ンチ４より浅いｎ一型不純物ウエル領域２及びＩ）一型
不純物ウェル領域３を形成ずる。次いで窒化膜１６、酸
化膜１５をエツチ〉′グ除去ずるー 第３図（（］） 次いで通常の技法を適用することによりゲー１一酸化膜
１０及び多結晶シリコン膜１１を成長する９次いで通常
のフォＩ〜リソグラフィー技術を利用し、多結晶シリコ
ン膜１１をパターニングして、ゲーＩヘ電極１１を形成
ずる。

第３図（ｅ） 次いで通常のフォＩ＝リソグラフィー技術を利用し、１
／ジスＩヘ（図示せず冫、絶縁膜５及びゲート電極１１
をマスク層として、砒素をイオン注入してｒｌ＋型ソー
スドＩ／イン頑域７及びｒ１＋型不純物ｒｌｚエルコン
タク■ヘ領域９を、硼素をイオン注入してｐ十型ソース
ドレイン領域８及びｐ十型不純物ウエルコンタクト領域
（図示せず）をそｈそれ選択的に画定する。

第Ｔ図 次いで不要部のゲー１へ酸化膜１０をエッチング除去す
る。次いで通常の技法を適用することによりブロック用
酸化′ｆＩ！Ａｌ２及び燐珪酸ガラス（ＰＳＧ）　ＩＩ
Ｉ！　１３の成長、高温熱処理によるｎ１一型ソースド
１／イン領域７、ｎ十型不純物ウェルコンタク１へ領域
９、１）−１−型ソースドＩ／イン領域８及びｐ十聖不
純物ｒンエルコンタク１ヘ領域（図示せず）の深さの制
御、電極コンクク１〜窓の形成、ＡＩ配線１４の形戊等
をよ５こなって半導体装置を完成する９ 以上実施例に示したように゛、本発明の半導体装置によ
れば、素子分離領域を選択酸化によるＬ　ＯＣＯＳ法を
使用せずに形戊できるため、即ちス１へレスを内在させ
るバーズビークの存在しない楕造１３ １／１ に形成できるため、微細な素子領域を形成できること（
，こよる高集積化を、ゲート酸化膜の耐圧を改善できる
ことによる高性能化を、エレクＩヘロン又はホールが１
ヘラップされにくくなり、キャリア寿命を改善できるこ
とによる高信頼性を可能にすることができる。又、不純
物ウエル領域を絶縁膜分ＲＩＥによりセルファラインに
形成できるため、微細な不純物ウエルコンタクＩヘ領域
を含む不純物ウエル領域及び境界領域を形成できること
による高集積化を、ラッチアップを改善できることによ
る高性能化も可能にすることができる。さらに、ソース
ドレイン領域とチャネルストッパー領域を分離して形成
できるため、接合容量の低減化による高速化及び接合耐
圧を改善をできることによる高性能化をも可能にするこ
とができる。

「発明の効果」 以上説明のように本発明によれば、ＭＩＳ型半導体装置
において、複数の不純物ウエル領域及び素子形成領域を
同一の１へレンチで画定し、目，つ？ヘレンチの側面部
及び底部に設ける不純物領域に３七り隣接する不純物ウ
エル領域間の接続を達成する楢造に形成できるため、素
子分離領域かバーズビークの存在しない構造に形成でき
ることによる素子領域の微細化、ゲーＩ−酸化脱耐圧の
改善及びキャリア寿命の改善を、不純物ウエル領域がセ
ルファラインに形成できることによる不純物ウエル領域
及び境界領域の微細化を、不純物ウエル領域の絶縁膜分
離によるラッチアップの改善を、不純物ウエル領域間接
続用の不純物領域をセルファライン形成できることによ
る不純物ウエル領域の微細で容易な接続を、ソーストレ
イン領域とチャネルスＩ〜ツパー領域を分離できること
による接合容量の低減化及び接合耐圧の改善をも可能に
することができる。即ち、極めて高性能、高信頼、高速
且つ高集積な半導体集積回路の形成を可能とした半導体
装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の半導体装置における第１の実施例の模
式側断面図、 第２図は木発団の半導体装置における第２の実施例の模
式側断面図、 第３図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第４図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−−型シリコン（Ｓｉ）基板、 ２はｎ一型不純物ウエル領域、 ２ａま第工のｎ一型不純物ウエル領域、２ｂｉ第２のｎ
一型不純物ウエル領域、３ｉｐ一型不純物ウエル領域、 ４ｉｆ〜レンチ、 ５ｉトレンチ埋め込み絶縁膜、 ６；ｌ不純物ウエル領域間接続用のｎ一型不純物領域、 ６ａは不純物ウエル領域間接続用の第１のｎ−型不純物
領域、 ６１）は不純物ウエル領域間接続用の第２のｎ−型不純
物領域、 ７，ｔｎ＋型ソーストレイン領域、 ８ｉｐ十型ソースＩ・レイン領域、 ９，ｌ：ｎ十型不純物ウエルコンタク■ヘ領域、９ａま
第１のｎ十型不純物ウエルコンタク■・領域９ｂ，ｌ：
第２のｎ十型不純物ウエルコンタク■ヘ領域１０まゲー
ト酸化膜、 １１まゲート電極、 １２ｉブロック用酸化膜、 １３ま燐珪酸ガラス（ＰＳＧ）膜、 １４．．ｉＡｌ配線 を示す。

Claims (2)

【特許請求の範囲】
1. （１）一導電型半導体基板に形成された複数の反対導電
   型不純物ウェル領域及び素子形成領域が前記不純物ウェ
   ル領域より深く及び絶縁膜を埋め込んで形成されたトレ
   ンチにより画定され、且つ前記不純物ウェル領域が前記
   トレンチの側面部及び底部に形成された反対導電型不純
   物領域により接続されていることを特徴とする半導体装
   置。
2. （２）前記不純物ウェル領域の一部に形成された反対導
   電型不純物ウエルコンタクト領域に与えられたウェル電
   圧が前記不純物ウェルコンタクト領域を内蔵する前記不
   純物ウェル領域及び前記不純物領域を介して隣接する不
   純物ウェル領域に与えられたことを特徴とする特許請求
   の範囲第１項記載の半導体装置。