JPH0682755B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0682755B2 JPH0682755B2 JP1156166A JP15616689A JPH0682755B2 JP H0682755 B2 JPH0682755 B2 JP H0682755B2 JP 1156166 A JP1156166 A JP 1156166A JP 15616689 A JP15616689 A JP 15616689A JP H0682755 B2 JPH0682755 B2 JP H0682755B2
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［概 要］ 複数の不純物ウエル領域及び素子形成領域は、不純物ウ
エル領域よりも深く、且つ絶縁膜を埋め込んで形成され
たトレンチによりセルフアラインに画定され、前記不純
物ウエル領域は前記トレンチの側面部及び底部に形成さ
れた反対導電型の不純物領域により接続されている構造
に形成されているため、素子分離領域がバーズビークの
存在しない構造に形成できることによる素子領域の微細
化、ゲート酸化膜耐圧の改善及びキャリア寿命の改善
を、不純物ウエル領域がセルフアラインに形成できるこ
とによる不純物ウエル領域及び境界領域の微細化を、不
純物ウエル領域の絶縁膜分離によるラッチアップの改善
を、不純物ウエル領域間接続用の不純物領域をセルフア
ライン形成できることによる不純物ウエル領域の微細で
容易な接続を、ソースドレイン領域とチャネルストッパ
ー領域を分離できることによる接合容量の低減化及び接
合耐圧の改善を実現した半導体集積回路の形成を可能と
した半導体装置。
エル領域よりも深く、且つ絶縁膜を埋め込んで形成され
たトレンチによりセルフアラインに画定され、前記不純
物ウエル領域は前記トレンチの側面部及び底部に形成さ
れた反対導電型の不純物領域により接続されている構造
に形成されているため、素子分離領域がバーズビークの
存在しない構造に形成できることによる素子領域の微細
化、ゲート酸化膜耐圧の改善及びキャリア寿命の改善
を、不純物ウエル領域がセルフアラインに形成できるこ
とによる不純物ウエル領域及び境界領域の微細化を、不
純物ウエル領域の絶縁膜分離によるラッチアップの改善
を、不純物ウエル領域間接続用の不純物領域をセルフア
ライン形成できることによる不純物ウエル領域の微細で
容易な接続を、ソースドレイン領域とチャネルストッパ
ー領域を分離できることによる接合容量の低減化及び接
合耐圧の改善を実現した半導体集積回路の形成を可能と
した半導体装置。
［産業上の利用分野］ 本発明はMIS型半導体装置に係り、特に微細な不純物ウ
エルコンタクト領域を含む微細な不純物ウエル領域の画
定及び微細な素子分離領域の形成に関する。
エルコンタクト領域を含む微細な不純物ウエル領域の画
定及び微細な素子分離領域の形成に関する。
LSI、超LSI等、高集積化されるMIS型半導体装置におい
ては、半導体素子の微細化に伴って素子分離領域が占め
る面積の比率が増大しつつあること、不純物ウエル領域
の形成がセルフアラインでないこと、不純物ウエル領域
への接続をおこなう不純物ウエルコンタクト領域が微細
でないこと等が高集積化への妨げになるという問題が顕
著になってきている。そこで微細な不純物ウエルコンタ
クト領域を含む不純物ウエル領域のセルフアライン化に
よる微細化及び素子分離領域の微細化を改善した比較的
簡略プロセスにより実現できる手段が要望されている。
ては、半導体素子の微細化に伴って素子分離領域が占め
る面積の比率が増大しつつあること、不純物ウエル領域
の形成がセルフアラインでないこと、不純物ウエル領域
への接続をおこなう不純物ウエルコンタクト領域が微細
でないこと等が高集積化への妨げになるという問題が顕
著になってきている。そこで微細な不純物ウエルコンタ
クト領域を含む不純物ウエル領域のセルフアライン化に
よる微細化及び素子分離領域の微細化を改善した比較的
簡略プロセスにより実現できる手段が要望されている。
［従来の技術］ 第４図は従来の半導体装置の模式側断面図で、51はｐ−
−型シリコン（Si）基板、52はｎ−型不純物ウエル領
域、53はｐ−型不純物ウエル領域、54はｎ型チャネルス
トッパー領域、55はｐ型チャネルストッパー領域、56は
フィールド酸化膜、57はｎ＋型ソースドレイン領域、58
はｐ＋型ソースドレイン領域、59はｐ＋型ウエルコンタ
クト領域、60はｎ＋型ウエルコンタクト領域、61はゲー
ト酸化膜、62はゲート電極、63はブロック用酸化膜、64
は燐珪酸ガラス（PSG）膜、65はAl配線を示している。
−型シリコン（Si）基板、52はｎ−型不純物ウエル領
域、53はｐ−型不純物ウエル領域、54はｎ型チャネルス
トッパー領域、55はｐ型チャネルストッパー領域、56は
フィールド酸化膜、57はｎ＋型ソースドレイン領域、58
はｐ＋型ソースドレイン領域、59はｐ＋型ウエルコンタ
クト領域、60はｎ＋型ウエルコンタクト領域、61はゲー
ト酸化膜、62はゲート電極、63はブロック用酸化膜、64
は燐珪酸ガラス（PSG）膜、65はAl配線を示している。
同図においては、LOCOS法による素子分離を行ってお
り、素子形成領域と素子分離領域は比較的段差が少なく
形成できるが、バーズビークが生じるため、素子分離領
域の微細化には限界がきつつある。又、不純物ウエル領
域の画定に関しては、セルフアラインではないため、ｎ
−型不純物ウエル領域52とｐ−型不純物ウエル領域53の
間隔の決定には、両不純物ウエル領域形成用の不純物の
横方向拡散及び位置合せ誤差を考慮しなければならず、
微細化が行われていないし、LOCOS法によるウエルコン
タクト領域（59,60）の形成も高集積化の妨げとなって
いる。従来技術及び従来技術の延長では、素子形成領域
の微細化は可能であるが微細な不純物ウエルコンタクト
領域を含む不純物ウエル領域の微細化及び素子分離領域
の微細化ができないため高集積化が達成できないという
問題があった。
り、素子形成領域と素子分離領域は比較的段差が少なく
形成できるが、バーズビークが生じるため、素子分離領
域の微細化には限界がきつつある。又、不純物ウエル領
域の画定に関しては、セルフアラインではないため、ｎ
−型不純物ウエル領域52とｐ−型不純物ウエル領域53の
間隔の決定には、両不純物ウエル領域形成用の不純物の
横方向拡散及び位置合せ誤差を考慮しなければならず、
微細化が行われていないし、LOCOS法によるウエルコン
タクト領域（59,60）の形成も高集積化の妨げとなって
いる。従来技術及び従来技術の延長では、素子形成領域
の微細化は可能であるが微細な不純物ウエルコンタクト
領域を含む不純物ウエル領域の微細化及び素子分離領域
の微細化ができないため高集積化が達成できないという
問題があった。
［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示される
ように、極めて高集積な半導体集積回路を得るために、
微細な不純物ウエルコンタクト領域を含む不純物ウエル
領域のセルフアラインによる微細な画定及びLOCOS法に
よる素子分離領域の形成をしのぐ微細な素子分離領域の
形成を可能とした半導体装置の実現が困難であったこと
である。
ように、極めて高集積な半導体集積回路を得るために、
微細な不純物ウエルコンタクト領域を含む不純物ウエル
領域のセルフアラインによる微細な画定及びLOCOS法に
よる素子分離領域の形成をしのぐ微細な素子分離領域の
形成を可能とした半導体装置の実現が困難であったこと
である。
［問題点を解決するための手段］ 上記問題点は、一導電型半導体基板に形成された複数の
反対導電型不純物ウエル領域及び素子形成領域が前記不
純物ウエル領域より深く及び絶縁膜を埋め込んで形成さ
れたトレンチにより画定され、且つ前記不純物ウエル領
域が前記トレンチの側面部及び底部に形成された反対導
電型不純物領域により接続されている本発明による半導
体装置によって解決される。
反対導電型不純物ウエル領域及び素子形成領域が前記不
純物ウエル領域より深く及び絶縁膜を埋め込んで形成さ
れたトレンチにより画定され、且つ前記不純物ウエル領
域が前記トレンチの側面部及び底部に形成された反対導
電型不純物領域により接続されている本発明による半導
体装置によって解決される。
［作用］ 即ち本発明の半導体装置においては、複数の不純物ウエ
ル領域及び素子形成領域は、不純物ウエル領域よりも深
く、且つ絶縁膜を埋め込んで形成されたトレンチにより
セルフアラインに画定され、前記不純物ウエル領域は前
記トレンチの側面部及び底部に形成された反対導電型の
不純物領域により接続されている構造に形成されてい
る。したがって、素子分離領域を選択酸化によるいわゆ
るLOCOS法を使用せずに形成できるため、即ちストレス
を内在させるバーズビークの存在しない構造に形成でき
るため、微細な素子領域を形成できることによる高集積
化を、ゲート酸化膜の耐圧を改善できることによる高性
能化を、エレクトロン又はホールがトラップされにくく
なり、キャリア寿命を改善できることによる高信頼性を
可能にすることができる。又、不純物ウエル領域を絶縁
膜分離によりセルフアラインに形成できるため、微細な
不純物ウエルコンタクト領域を含む不純物ウエル領域及
び境界領域を形成できることによる高集積化を、ラッチ
アップを改善できることによる高性能化も可能にするこ
とができる。さらに、ソースドレイン領域とチャネルス
トッパー領域を分離して形成できるため、接合容量の低
減化による高速化及び接合耐圧を改善をできることによ
る高性能化をも可能にすることができる。即ち、極めて
高性能、高信頼、高速且つ高集積な半導体集積回路の形
成を可能とした半導体装置を得ることができる。
ル領域及び素子形成領域は、不純物ウエル領域よりも深
く、且つ絶縁膜を埋め込んで形成されたトレンチにより
セルフアラインに画定され、前記不純物ウエル領域は前
記トレンチの側面部及び底部に形成された反対導電型の
不純物領域により接続されている構造に形成されてい
る。したがって、素子分離領域を選択酸化によるいわゆ
るLOCOS法を使用せずに形成できるため、即ちストレス
を内在させるバーズビークの存在しない構造に形成でき
るため、微細な素子領域を形成できることによる高集積
化を、ゲート酸化膜の耐圧を改善できることによる高性
能化を、エレクトロン又はホールがトラップされにくく
なり、キャリア寿命を改善できることによる高信頼性を
可能にすることができる。又、不純物ウエル領域を絶縁
膜分離によりセルフアラインに形成できるため、微細な
不純物ウエルコンタクト領域を含む不純物ウエル領域及
び境界領域を形成できることによる高集積化を、ラッチ
アップを改善できることによる高性能化も可能にするこ
とができる。さらに、ソースドレイン領域とチャネルス
トッパー領域を分離して形成できるため、接合容量の低
減化による高速化及び接合耐圧を改善をできることによ
る高性能化をも可能にすることができる。即ち、極めて
高性能、高信頼、高速且つ高集積な半導体集積回路の形
成を可能とした半導体装置を得ることができる。
［実施例］ 以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、第２図は本発明の半導体装置における第２
の実施例の模式側断面図、第３図（ａ）〜（ｅ）は本発
明の半導体装置における製造方法の一実施例の工程断面
図である。
式側断面図、第２図は本発明の半導体装置における第２
の実施例の模式側断面図、第３図（ａ）〜（ｅ）は本発
明の半導体装置における製造方法の一実施例の工程断面
図である。
全図を通じ同一対象物は同一符号で示す。
第１図はｐ型シリコン（Si）基板を用いた際の本発明の
半導体装置における第１の実施例の模式側断面図で、１
は1015cm-3程度のｐ−−型シリコン（Si）基板、２は10
16cm-3程度のｎ−型不純物ウエル領域、３は1016cm-3程
度のｐ−型不純物ウエル領域、４はトレンチ、５はトレ
ンチ埋め込み絶縁膜、６は1016cm-3程度の不純物ウエル
領域間接続用のｎ−型不純物領域、７は1020cm-3程度の
ｎ＋型ソースドレイン領域、８は1020cm-3程度のｐ＋型
ソースドレイン領域、９は1020cm-3程度のｎ＋型不純物
ウエルコンタクト領域、10は15nm程度のゲート酸化膜、
11は300nm程度のゲート電極、12は50nm程度のブロック
用酸化膜、13は800nm程度の燐珪酸ガラス（PSG）膜、14
は１μｍ程度のAl配線を示している。
半導体装置における第１の実施例の模式側断面図で、１
は1015cm-3程度のｐ−−型シリコン（Si）基板、２は10
16cm-3程度のｎ−型不純物ウエル領域、３は1016cm-3程
度のｐ−型不純物ウエル領域、４はトレンチ、５はトレ
ンチ埋め込み絶縁膜、６は1016cm-3程度の不純物ウエル
領域間接続用のｎ−型不純物領域、７は1020cm-3程度の
ｎ＋型ソースドレイン領域、８は1020cm-3程度のｐ＋型
ソースドレイン領域、９は1020cm-3程度のｎ＋型不純物
ウエルコンタクト領域、10は15nm程度のゲート酸化膜、
11は300nm程度のゲート電極、12は50nm程度のブロック
用酸化膜、13は800nm程度の燐珪酸ガラス（PSG）膜、14
は１μｍ程度のAl配線を示している。
同図においては、複数のｎ−型不純物ウエル領域２及び
素子形成領域はｎ−型不純物ウエル領域２より深く且つ
絶縁膜が埋め込まれて形成された微細なトレンチ（４、
５）によりセルフアラインに微細に画定されており、隣
接する複数のｎ−型不純物ウエル領域２はトレンチ
（４、５）の側面部及び底部に形成されたｎ−型不純物
領域６により接続されている。ｎ−型不純物ウエル領域
２の一部にはｎ＋型不純物ウエルコンタクト領域９が形
成されており、ｎ＋型不純物ウエルコンタクト領域９に
与えられたウエル電圧はｎ＋型不純物ウエルコンタクト
領域９を内蔵するｎ−型不純物ウエル領域２にｎ−型不
純物領域６を介して隣接する複数のｎ−型不純物ウエル
領域２に与えられており、すべてのｎ−型不純物ウエル
領域２は同電位になっている。又、トレンチ（４、５）
によりｎ−型不純物ウエル領域２とｐ−型不純物ウエル
領域３はセルフアラインに微細に分離されている。した
がって、素子分離領域を選択酸化によるLOCOS法を使用
せずに形成できるため、即ちストレスを内在させるバー
ズビークの存在しない構造に形成できるため、微細な素
子領域を形成できることによる高集積化を、ゲート酸化
膜の耐圧を改善できることによる高性能化を、エレクト
ロン又はホールがトラップされにくくなり、キャリア寿
命を改善できることによる高信頼性を可能にすることが
できる。又、不純物ウエル領域を絶縁膜分離によるセル
フアラインに形成できるため、微細な不純物ウエルコン
タクト領域を含む不純物ウエル領域及び境界領域を形成
できることによる高集積化を、ラッチアップを改善でき
ることによる高性能化も可能にすることができる。さら
に、ソースドレイン領域とチャネルストッパー領域を分
離して形成できるため、接合容量の低減化による高速化
及び接合耐圧を改善をできることによる高性能化をも可
能にすることができる。
素子形成領域はｎ−型不純物ウエル領域２より深く且つ
絶縁膜が埋め込まれて形成された微細なトレンチ（４、
５）によりセルフアラインに微細に画定されており、隣
接する複数のｎ−型不純物ウエル領域２はトレンチ
（４、５）の側面部及び底部に形成されたｎ−型不純物
領域６により接続されている。ｎ−型不純物ウエル領域
２の一部にはｎ＋型不純物ウエルコンタクト領域９が形
成されており、ｎ＋型不純物ウエルコンタクト領域９に
与えられたウエル電圧はｎ＋型不純物ウエルコンタクト
領域９を内蔵するｎ−型不純物ウエル領域２にｎ−型不
純物領域６を介して隣接する複数のｎ−型不純物ウエル
領域２に与えられており、すべてのｎ−型不純物ウエル
領域２は同電位になっている。又、トレンチ（４、５）
によりｎ−型不純物ウエル領域２とｐ−型不純物ウエル
領域３はセルフアラインに微細に分離されている。した
がって、素子分離領域を選択酸化によるLOCOS法を使用
せずに形成できるため、即ちストレスを内在させるバー
ズビークの存在しない構造に形成できるため、微細な素
子領域を形成できることによる高集積化を、ゲート酸化
膜の耐圧を改善できることによる高性能化を、エレクト
ロン又はホールがトラップされにくくなり、キャリア寿
命を改善できることによる高信頼性を可能にすることが
できる。又、不純物ウエル領域を絶縁膜分離によるセル
フアラインに形成できるため、微細な不純物ウエルコン
タクト領域を含む不純物ウエル領域及び境界領域を形成
できることによる高集積化を、ラッチアップを改善でき
ることによる高性能化も可能にすることができる。さら
に、ソースドレイン領域とチャネルストッパー領域を分
離して形成できるため、接合容量の低減化による高速化
及び接合耐圧を改善をできることによる高性能化をも可
能にすることができる。
第２図は本発明の半導体装置における第２の実施例の模
式側断面図で、１、３〜５、７、８、10〜14は第１図と
同じ物を、2aは第１のｎ−型不純物ウエル領域、2bは第
２のｎ−型不純物ウエル領域、6aは不純物ウエル領域間
接続用の第１のｎ−型不純物領域、6bは不純物ウエル領
域間接続用の第２のｎ−型不純物領域、9aは第１のｎ＋
型不純物ウエルコンタクト領域、9bは第２のｎ＋型不純
物ウエルコンタクト領域を示している。
式側断面図で、１、３〜５、７、８、10〜14は第１図と
同じ物を、2aは第１のｎ−型不純物ウエル領域、2bは第
２のｎ−型不純物ウエル領域、6aは不純物ウエル領域間
接続用の第１のｎ−型不純物領域、6bは不純物ウエル領
域間接続用の第２のｎ−型不純物領域、9aは第１のｎ＋
型不純物ウエルコンタクト領域、9bは第２のｎ＋型不純
物ウエルコンタクト領域を示している。
同図においては、二種の異なるウエル電圧を持つｎ−型
不純物ウエル領域（2a,2b）を形成したもので、第１の
ｎ＋型不純物ウエルコンタクト領域9aに与えられた第１
のウエル電圧は第１のｎ−型不純物領域6aを介して第１
のｎ−型不純物ウエル領域2aに与えられ、一方、第２の
ｎ＋型不純物ウエルコンタクト領域9bに与えられた第２
のウエル電圧は第２のｎ−型不純物領域6bを介して第２
のｎ−型不純物ウエル領域2bに与えられている点を除き
第１図の同じである。第１図の効果にくわえ、異電位の
不純物ウエル領域の形成及び異電位の不純物ウエル領域
への接続の形成を容易に実現できる。
不純物ウエル領域（2a,2b）を形成したもので、第１の
ｎ＋型不純物ウエルコンタクト領域9aに与えられた第１
のウエル電圧は第１のｎ−型不純物領域6aを介して第１
のｎ−型不純物ウエル領域2aに与えられ、一方、第２の
ｎ＋型不純物ウエルコンタクト領域9bに与えられた第２
のウエル電圧は第２のｎ−型不純物領域6bを介して第２
のｎ−型不純物ウエル領域2bに与えられている点を除き
第１図の同じである。第１図の効果にくわえ、異電位の
不純物ウエル領域の形成及び異電位の不純物ウエル領域
への接続の形成を容易に実現できる。
次いで本発明に係る半導体装置の製造方法の一実施例に
ついて第３図（ａ）〜（ｅ）及び第１図を参照して説明
する。
ついて第３図（ａ）〜（ｅ）及び第１図を参照して説明
する。
第３図（ａ） ｐ−−型シリコン（Si）基板１に50nm程度の酸化膜15、
50nm程度の窒化膜16を順次成長させる。次いで通常のフ
ォトリソグラフィー技術を利用し、選択的に窒化膜16、
酸化膜15、ｐ−−型シリコン（Si）基板１をエッチング
しトレンチ４を形成する。次いで通常のフォトリソグラ
フィー技術を利用し、レジスト（図示せず）及び窒化膜
16をマスク層として、燐を回転イオン注入し、トレンチ
４の側面部及び底部にｎ−型不純物領域６を選択的に形
成する。
50nm程度の窒化膜16を順次成長させる。次いで通常のフ
ォトリソグラフィー技術を利用し、選択的に窒化膜16、
酸化膜15、ｐ−−型シリコン（Si）基板１をエッチング
しトレンチ４を形成する。次いで通常のフォトリソグラ
フィー技術を利用し、レジスト（図示せず）及び窒化膜
16をマスク層として、燐を回転イオン注入し、トレンチ
４の側面部及び底部にｎ−型不純物領域６を選択的に形
成する。
第３図（ｂ） 次いで化学気相成長法による絶縁膜５を成長させ、異方
性ドライエッチングによるトレンチ４に絶縁膜５を埋め
込む。
性ドライエッチングによるトレンチ４に絶縁膜５を埋め
込む。
第３図（ｃ） 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）及び絶縁膜５を埋め込んだトレンチ
（４、５）をマスク層として、燐をイオン注入してｎ−
型不純物ウエル領域２を、硼素をイオン注入してｐ−型
不純物ウエル領域３をそれぞれ選択的に画定する。次い
で高温処理を施すことにより深さを調整し、トレンチ４
より浅いｎ−型不純物ウエル領域２及びｐ−型不純物ウ
エル領域３を形成する。次いで窒化膜16、酸化膜15をエ
ッチング除去する。
スト（図示せず）及び絶縁膜５を埋め込んだトレンチ
（４、５）をマスク層として、燐をイオン注入してｎ−
型不純物ウエル領域２を、硼素をイオン注入してｐ−型
不純物ウエル領域３をそれぞれ選択的に画定する。次い
で高温処理を施すことにより深さを調整し、トレンチ４
より浅いｎ−型不純物ウエル領域２及びｐ−型不純物ウ
エル領域３を形成する。次いで窒化膜16、酸化膜15をエ
ッチング除去する。
第３図（ｄ） 次いで通常の技法を適用することによりゲート酸化膜10
及び多結晶シリコン膜11を成長する。次いで通常のフォ
トリソグラフィー技術を利用し、多結晶シリコン膜11を
パターニングして、ゲート電極11を形成する。
及び多結晶シリコン膜11を成長する。次いで通常のフォ
トリソグラフィー技術を利用し、多結晶シリコン膜11を
パターニングして、ゲート電極11を形成する。
第３図（ｅ） 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）、絶縁膜５及びゲート電極11をマスク
層として、砒素をイオン注入してｎ＋型ソースドレイン
領域７及びｎ＋型不純物ウエルコンタクト領域９を、硼
素をイオン注入してｐ＋型ソースドレイン領域８及びｐ
＋型不純物ウエルコンタクト領域（図示せず）をそれぞ
れ選択的に画定する。
スト（図示せず）、絶縁膜５及びゲート電極11をマスク
層として、砒素をイオン注入してｎ＋型ソースドレイン
領域７及びｎ＋型不純物ウエルコンタクト領域９を、硼
素をイオン注入してｐ＋型ソースドレイン領域８及びｐ
＋型不純物ウエルコンタクト領域（図示せず）をそれぞ
れ選択的に画定する。
第１図 次いで不要部のゲート酸化膜10をエッチング除去する。
次いで通常の技法を適用することによりブロック用酸化
膜12及び燐珪酸ガラス（PSG）膜13の成長、高温熱処理
によるｎ＋型ソースドレイン領域７、ｎ＋型不純物ウエ
ルコンタクト領域９、ｐ＋型ソースドレイン領域８及び
ｐ＋型不純物ウエルコンタクト領域（図示せず）の深さ
の制御、電極コンタクト窓の形成、Al配線14の形成等を
おこなって半導体装置を完成する。
次いで通常の技法を適用することによりブロック用酸化
膜12及び燐珪酸ガラス（PSG）膜13の成長、高温熱処理
によるｎ＋型ソースドレイン領域７、ｎ＋型不純物ウエ
ルコンタクト領域９、ｐ＋型ソースドレイン領域８及び
ｐ＋型不純物ウエルコンタクト領域（図示せず）の深さ
の制御、電極コンタクト窓の形成、Al配線14の形成等を
おこなって半導体装置を完成する。
以上実施例に示したように、本発明の半導体装置によれ
ば、素子分離領域を選択酸化によるLOCOS法を使用せず
に形成できるため、即ちストレスを内在させるバーズビ
ークの存在しない構造に形成できるため、微細な素子領
域を形成できることによる高集積化を、ゲート酸化膜の
耐圧を改善できることによる高性能化を、エレクトロン
又はホールがトラップされにくくなり、キャリア寿命を
改善できることによる高信頼性を可能にすることができ
る。又、不純物ウエル領域を絶縁膜分離によるセルフア
ラインに形成できるため、微細な不純物ウエルコンタク
ト領域を含む不純物ウエル領域及び境界領域を形成でき
ることによる高集積化を、ラッチアップを改善できるこ
とによる高性能化も可能にすることができる。さらに、
ソースドレイン領域とチャネルストッパー領域を分離し
て形成できるため、接合容量の低減化による高速化及び
接合耐圧を改善をできることによる高性能化をも可能に
することができる。
ば、素子分離領域を選択酸化によるLOCOS法を使用せず
に形成できるため、即ちストレスを内在させるバーズビ
ークの存在しない構造に形成できるため、微細な素子領
域を形成できることによる高集積化を、ゲート酸化膜の
耐圧を改善できることによる高性能化を、エレクトロン
又はホールがトラップされにくくなり、キャリア寿命を
改善できることによる高信頼性を可能にすることができ
る。又、不純物ウエル領域を絶縁膜分離によるセルフア
ラインに形成できるため、微細な不純物ウエルコンタク
ト領域を含む不純物ウエル領域及び境界領域を形成でき
ることによる高集積化を、ラッチアップを改善できるこ
とによる高性能化も可能にすることができる。さらに、
ソースドレイン領域とチャネルストッパー領域を分離し
て形成できるため、接合容量の低減化による高速化及び
接合耐圧を改善をできることによる高性能化をも可能に
することができる。
［発明の効果］ 以上説明のように本発明によれば、MIS型半導体におい
て、複数の不純物ウエル領域及び素子形成領域を同一の
トレンチで画定し、且つトレンチの側面部及び底部に設
ける不純物領域により隣接する不純物ウエル領域間の接
続を達成する構造に形成できるため、素子分離領域がバ
ーズビークの存在しない構造に形成できることによる素
子領域の微細化、ゲート酸化膜耐圧の改善及びキャリア
寿命の改善を、不純物ウエル領域がセルフアラインの形
成できることによる不純物ウエル領域及び境界領域の微
細化を、不純物ウエル領域の絶縁膜分離によるラッチア
ップの改善を、不純物ウエル領域間接続用の不純物領域
をセルフアライン形成できることによる不純物ウエル領
域の微細で容易な接続を、ソースドレイン領域とチャネ
ルストッパー領域を分離できることによる接合容量の低
減化及び接合耐圧の改善をも可能にすることができる。
即ち、極めて高性能、高信頼、高速且つ高集積な半導体
集積回路の形成を可能とした半導体装置を得ることがで
きる。
て、複数の不純物ウエル領域及び素子形成領域を同一の
トレンチで画定し、且つトレンチの側面部及び底部に設
ける不純物領域により隣接する不純物ウエル領域間の接
続を達成する構造に形成できるため、素子分離領域がバ
ーズビークの存在しない構造に形成できることによる素
子領域の微細化、ゲート酸化膜耐圧の改善及びキャリア
寿命の改善を、不純物ウエル領域がセルフアラインの形
成できることによる不純物ウエル領域及び境界領域の微
細化を、不純物ウエル領域の絶縁膜分離によるラッチア
ップの改善を、不純物ウエル領域間接続用の不純物領域
をセルフアライン形成できることによる不純物ウエル領
域の微細で容易な接続を、ソースドレイン領域とチャネ
ルストッパー領域を分離できることによる接合容量の低
減化及び接合耐圧の改善をも可能にすることができる。
即ち、極めて高性能、高信頼、高速且つ高集積な半導体
集積回路の形成を可能とした半導体装置を得ることがで
きる。
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第４図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−−型シリコン（Si）基板、 ２はｎ−型不純物ウエル領域、 2aは第１のｎ−型不純物ウエル領域、 2bは第２のｎ−型不純物ウエル領域、 ３はｐ−型不純物ウエル領域、 ４はトレンチ、 ５はトレンチ埋め込み絶縁膜、 ６は不純物ウエル領域間接続用のｎ−型不純物領域、 6aは不純物ウエル領域間接続用の第１のｎ−型不純物領
域、 6bは不純物ウエル領域間接続用の第２のｎ−型不純物領
域、 ７はｎ＋型ソースドレイン領域、 ８はｐ＋型ソースドレイン領域、 ９はｎ＋型不純物ウエルコンタクト領域、 9aは第１のｎ＋型不純物ウエルコンタクト領域、 9bは第２のｎ＋型不純物ウエルコンタクト領域、 10はゲート酸化膜、 11はゲート電極、 12はブロック用酸化膜、 13は燐珪酸ガラス（PSG）膜、 14はAl配線 を示す。
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第４図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−−型シリコン（Si）基板、 ２はｎ−型不純物ウエル領域、 2aは第１のｎ−型不純物ウエル領域、 2bは第２のｎ−型不純物ウエル領域、 ３はｐ−型不純物ウエル領域、 ４はトレンチ、 ５はトレンチ埋め込み絶縁膜、 ６は不純物ウエル領域間接続用のｎ−型不純物領域、 6aは不純物ウエル領域間接続用の第１のｎ−型不純物領
域、 6bは不純物ウエル領域間接続用の第２のｎ−型不純物領
域、 ７はｎ＋型ソースドレイン領域、 ８はｐ＋型ソースドレイン領域、 ９はｎ＋型不純物ウエルコンタクト領域、 9aは第１のｎ＋型不純物ウエルコンタクト領域、 9bは第２のｎ＋型不純物ウエルコンタクト領域、 10はゲート酸化膜、 11はゲート電極、 12はブロック用酸化膜、 13は燐珪酸ガラス（PSG）膜、 14はAl配線 を示す。
Claims (2)
- 【請求項１】一導電型半導体基板に形成された複数の反
対導電型不純物ウエル領域及び素子形成領域が前記不純
物ウエル領域より深く及び絶縁膜を埋め込んで形成され
たトレンチにより画定され、且つ前記不純物ウエル領域
が前記トレンチの側面部及び底部に形成された反対導電
型不純物領域により接続されていることを特徴とする半
導体装置。 - 【請求項２】前記不純物ウエル領域の一部に形成された
反対導電型不純物ウエルコンタクト領域に与えられたウ
エル電圧が前記不純物ウエルコンタクト領域を内蔵する
前記不純物ウエル領域及び前記不純物領域を介して隣接
する不純物ウエル領域に与えられたことを特徴とする特
許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156166A JPH0682755B2 (ja) | 1989-06-19 | 1989-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156166A JPH0682755B2 (ja) | 1989-06-19 | 1989-06-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0321039A JPH0321039A (ja) | 1991-01-29 |
| JPH0682755B2 true JPH0682755B2 (ja) | 1994-10-19 |
Family
ID=15621796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156166A Expired - Lifetime JPH0682755B2 (ja) | 1989-06-19 | 1989-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682755B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859466A (en) * | 1995-06-07 | 1999-01-12 | Nippon Steel Semiconductor Corporation | Semiconductor device having a field-shield device isolation structure and method for making thereof |
| KR100480604B1 (ko) * | 2002-07-24 | 2005-04-06 | 삼성전자주식회사 | 저에너지 이온주입을 이용한 반도체 소자의 쉘로우 웰 형성방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235437A (ja) * | 1984-05-09 | 1985-11-22 | Hitachi Ltd | 半導体装置の製造方法 |
-
1989
- 1989-06-19 JP JP1156166A patent/JPH0682755B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0321039A (ja) | 1991-01-29 |
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