JPH03210687A - カード読み取り装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、情報読み取りに誤りがなく、シかもコスト
ダウンを図れるカード読み取り装置に関する。

［発明の背景］ １列ｎ個で構成されたｍ列（ｍ、ｎは整数）の情報ビッ
ト列を持つカードの情報ビットを読み取るカード読み取
り装置としては、大別して以下に示す２通りの装置が知
られている。

第１には、カードを読み取り装置に完全に挿入し、ｍ列
ｎ個のセンサで、同時に情報ビットの内容を読み取る場
合である。

第２には、カードを挿入しながら、−列がｎ個で構成さ
れたセンサを用いて、情報ビットを順次読み取る場合で
ある。

［発明が解決しようとする課題］ 第１の手段では、ｍ”ｎ個のセンサが必要になるから、
部品点数が多く、コストアップを招来する。

第２の手段では、−列に配列されたｎ個のセンサでｍ列
の情報ビットを読み取るため、部品点数が削減される効
果かある反面、−旦挿入したカードを退出させたりする
と、２度読みするなど情報ビットを誤って読み取ってし
まうおそれがある。

そこで、この発明ではこのような点を考慮したもので、
情報の読み取りに誤りがなく、しかもコストダウンを図
れるカード読み取り装置を提案するものである。

［課題を解決するための手段］ 上述した課題を解決するため、この発明においては、複
数の情報ビット列と、この情報ビット列の両端部に夫々
設けられたラッチピットとで構成されたカードを読み取
るカード読み取り装置において、 上記情報ビット列に対して共通なセンサと、ラッチピッ
ト用として使用される第１及び第２のセンサとが設けら
れたカード読み取り部と、上記カードの進入、退出に応
じて上記ラッチピットに同期しながらアップダウン動作
を行うカウンタと、 このカウンタの出力をデコードし、対応する情報ビット
列よりのビット情報をラッチするラッチ手段と、 上記一対のラッチピットのセンサ出力が供給されるアッ
プダウン制御回路とを有し、 このアップダウン制御回路は、第１のセンサ出力をクロ
ックとし、第１のセンサ出力とは異なるタイミングに得
られる第２のセンサ出力をデータとする第１のデータラ
ッチ手段と、 上記第２のセンサ出力をクロックとし、第２のセンサ出
力とは異なるタイミングに得られる第１のセンサ出力を
データとする第２のデータラッチ手段とを有することを
特徴とするものである。

［作　用コ カード読み取り部１０は一列にｎ個センサが配置されて
構成されるため、カード１の情報ビットはカード１を挿
入しながら、ｍ列の情報ビット列の情報ビットが順次読
み取られる。

第１と第２のセンサ出力ａ、ｂ（第４図Ａ、Ｂ）は異な
るタイミングに得られるため、どちらが先に出力された
かを監視すれば、カード１の挿入状態と、退出状態とを
確実に判別できる。

本例では、第１のセンサ出力ａが早く得られたときをカ
ード挿入とし、このときはアップダウン制御回路３ｏか
らは正レベルのアップダウンパルスｇ（第４図Ｅ）か出
力され、これでカウンタ４０がアップ動作を行う。

これによって、デコーダ６０からは第５図に示すデコー
ド出力が得られ、所定の順序で夫々の情報ビット列（本
例では、０から５までの６列）の情報ビットか、対応す
るラッチ回路２１〜２６でラッチされる。

これに対して、第２のセンサ出力すが早く得られたとき
（カード退出時）は、アップダウン制御回路３０からは
負レベルのアップダウンパルスｇ（第４図Ｅ）が出力さ
れ、これでカウンタ４０がダウン動作を行う。

これによって、デコーダ６０からは第５図に示す逆向き
のデコード出力が得られるから、今度は上述とは逆の順
序で夫々の情報ビット列０〜５の情報ビットかラッチ回
路２１〜２６でラッチされる。

したがって、カード１の挿入方向が順方向でも逆方向で
も情報ビットを正しく読み取ることができる。

［実　施　例］ 続いて、この発明に係るカード読み取り装置の一例を第
１図以下を参照して詳細に説明する。

説明の都合上、情報ビットの記録されたカードについて
説明する。

第２図は情報ビットの記録されたカード１の一例であっ
て、その中央部には情報ビット２が記録される。本例で
は、穿孔によって情報ビットを記録するようにした例で
あるが、記録の仕方には特に制＠されない。

そして、本例では１列が最大ｎ個（ｎは整数）で構成さ
れた情報ビット列か最大ｍ列（ｍは正の整数）形成され
て構成される。

図の例では、ｎ＝”８．ｍ＝６の場合であって、情報ピ
ット列Ｏ〜５０両端部側には、各情報ビット列の情報ビ
ットをラッチするラッチタイミングを決定するラッチビ
ット４ａ〜９ａ、４ｂ〜９ｂか形成される。

情報ビット２は円形に穿孔されるのに対し、ラッチビッ
ト４ａ〜９ａ、４ｂ〜９ｂは何れも挿入方向が長軸とな
る楕円形に穿孔されている。

しかも、情報ビット列とラッチビットとの関係は、情報
ビット列Ｏを例示するならば、第３図に示すように、ラ
ッチビット４ａは情報ビット２の検出領域を共通にして
これより先行する側に穿孔され、ラッチビット４ｂは情
報ビット２の検出領域を共通にしてこれより後行する側
に穿孔きれる。

そうすると、ラッチビット４ａと４ｂが一致する区間は
、丁度情報ビット２が存在する区間となり、この区間の
とき情報ビットがラッチされる。

また、このようにラッチビット４ａと４ｂの穿孔位置を
異ならせると、カード１を順方向（第２図矢印方向）に
挿入したときはラッチピット用センサ１２ｂよりも１２
ａの方から早くセンサ出力ａか得られる。これに対して
、カード１を逆方向に引き出したときには、今度はラッ
チビット用センサ１２ａよりも１２ｂの方からセンサ出
力すが早く得られる。

したがって、このセンサ出力ａ、ｂの出力タイミングを
監視すれば、カード１が挿入状態にあるのか、退出状態
にあるのかを確実に検出できる。

カード１にはさらに、第２図に示すように、ラッチビッ
ト４ａに先行する位置にカードｌの表裏を認識するため
のビット３が穿孔きれている。

情報ビットをこのように穿孔して記録した場合には、情
報ビットなどを認識するセンサ（カード読み取り部）１
０は、光学センサが使用される。

そのため、第２図に示すように、このカード読み取り部
１０は、情報ビット列に形成された最大ビット数ｎに対
応して情報ビット用のセンサ１１がｎ個−列に配置され
ると共に、この例では情報ビット用センサ１１の両端部
には、ラッチビット４ａ〜９ａ、４ｂ〜９ｂを検出する
ラッチピット用センサＬ２ａ、１２ｂが配置されて構成
きれる。

さて、このように構成されたカード１の情報ビットは第
１図に示すカード読み取り装置２０によって読み取られ
る。

情報ビット用センサ１１で読み取られた情報ビットのデ
ータ群ｙ（第４図Ｃ）は、情報ビット列Ｏ〜５に対応し
たラッチ回路２１〜２６に供給されて、後述する所定の
タイミングにラッチされる。ここで、情報ビット列Ｏは
ラッチ回路２１のみによって常にラッチされるように読
み取り状態が制ａ１きれる。情報ビット１〜５も同じく
対応するラッチ回路２２〜２６で読み取られるように制
御される。

ラッチピット用センサ１２ａ、１２ｂからのセンサ出力
ａ、　ｂ　（第４図Ａ、Ｂ）Ｌｔ、アント回路４５を経
て所定のクロックｈ（第４図Ｄ）となされたのち、アッ
プダウン用のカウンタ４０に供給される。

センサ出力ａ、ｂはざらにアップダウン制御回路３０に
も供給きれる。

この制御回路３０は１．センサ出力ａ、ｂのラッチ手段
として作用する一対のＤ形フリツブフロツ７’３１．３
５を有し、フリップフロップ３５にはセンサ出力ａがク
ロックとして、センサ出力すをインバーダ３６で反転し
たものがデータとして夫々供給される。その出力（ＦＦ
出力）とセンサ出力ａがアンド回路３７で論理積きれ、
このアンド出力ｅ（第４図Ｏ）がＲ３形フリップフロッ
プ３８のセット端子Ｓに供給される。

アンド出力ｅはオア回路３９を経てフリップフロップ３
１のリセットパルスｆ（第４図Ｒ）として利用される。

一方のフリップフロップ３１には、上述とは逆にセンサ
出力すがクロックとして、センサ出力ａをインバーダ３
２で反転したものがデータとして夫々供給される。そし
て、その出力（ＦＦ出力）とセンサ出力すがアンド回路
３３で論理積され、このアンド出力Ｃ（第４図Ｑ）がＲ
３形フリップフロップ３８のリセット端子Ｒに供給され
る。

アンド出力Ｃはオア回路３４を経てフリップフロップ３
５のリセットパルスｄ（第１ＡＦ）として利用される。

したがって、カード挿入が順方向ならば、センサ出力ａ
の方がセンサ出力すより早く得られるので、センサ出力
ａと同様なアンド出力ｅが得られるから、これによって
フリップフロップ３８はセット状態に保持される。その
ため、フリップフロップ３８の出力（アップダウンパル
ス）ｇ（第４１！ＩＥ）はハイレベルを保持する。

これに対して、カード１を途中で退出させると、センサ
出力すの方がセンサ出力ａよりも早く得られるので、第
１ＡＦのようにセンサ出力すと同様なオア出力ｄが得ら
れる。このオア出力ｄによってフリップフロップ３８は
リセットきれ、この状態がカード退出の間継続される。

したがって、アップダウンパルスｇはローレベルに反転
し、これを維持する。

オア回路３４．３９に供給されるパルスＲはリセットパ
ルスを示す。以後も同じである。

アップダウンパルスｇは上述したようにカウンタ４０と
イネーブル信号形成回路５０とに供給される。

イネーブル信号形成図ｊｉｆ！！５０は、Ｄ形フリップ
フロップ５１と、イクスクルーシブオア回路５２及びプ
リセット式のＤ形フリップフロップ５３とで構成きれ、
フリップフロップ５１にはアンド出力りがクロックとし
て、アップダウンパルスｇがデータとして夫々供給され
、フリップフロップ５１より得られるＦＦ出力ｉ　（第
４ＡＦ）とアップダウンパルスｇが排他的論理和される
。

このイクスクルーシブオア出力（ＥＯＸ出力）ｊ　（第
４図Ｇ）が、フリップフロップ５３のプリセット信号と
して、そしてアンド出力りがクロックとして供給される
から、結局アンド出力りとＥｏｘ出力ｊの排他的論理和
出力がイネーブル信号ｋ（第４図Ｈ）となる。

本例では、このイネーブル信号にの反転出力のときカウ
ンタ４０がイネーブル動作となるので、アンド出力りか
得られても、イネーブル信号ｋがローレベルにならない
限りアップダウン動作は行わない。

その結果、第４図に示されるように、カード挿入Ｉでは
情報ビット列Ｏが得られるタイミングではカウントアツ
プ動作が禁止され、情報ビット列１．２で始めてカウン
トアツプ動作となる。カード退出ＩＩ、カード挿入Ｉ１
１でも同様である。ただし、カード退出ＩＩはカウント
ダウン動作である。

カウンタ４０のカウンタ出力（４ビツト）はテ。

コーグ６０で６ビツトのデコード出力ＤＯ〜Ｄ５の出力
に変換される（第５図参照）。

デコード出力Ｄｏ−Ｄ５はアンド出力りと対応するアン
ド回路７１〜７６で論理積きれ、その出力（ラッチパル
ス）（１−ｑ（第４図■〜Ｎ）でラッチ回路２１〜２６
に供給された情報ビット列（データ群ｙ）がラッチされ
る。

したがって、カウンタ出力が「０ＯＯＯＪ　　（カウン
トなし）のときは、デコード出力ＤＯのみ「１」となっ
て、ラッチ回！２１のみラッチ動作が行われるので、情
報ビット列Ｏの情報ビットがこのラッチ回路２１でラッ
チされる。

情報ビット列１が読み取られると、このときはカウンタ
３８がアップカウントを行うので、デコード出力がｒｏ
ｏｏＩＪとなり、ラッチ回１１２２のみが情報ビット列
１の情報ビットをラッチする。

また、カード１を途中で引き抜いてカードを退出させた
ときには、そのときでも直前に読み取った情報ビット列
を、再び読み取ることになる。例えば、情報ビット列２
の読み取り後に、カード１を退出きせると、この情報ビ
ット列２を再び読み取ることになる。

しかし、この情報ビット読み取り期間ではイネーブル信
号ｋがハイレベルのままであるので、カウンタ３８のア
ップダウン動作が禁止され、デコード出力も直前の状態
を保持する。そのため、情報ピット列２の情報ビットは
、ラッチ回路２３で再びラッチされる。したがって、カ
ード１を退出方向に動かしても得られる読み取り情報に
は変化がなく、誤った検出動作とはならない。

カード１を退出させたのち、再び挿入しても同じく誤っ
た検出動作とはならない。

ラッチ出力Ｓ　ａ　＝　Ｓ　ｆ及びデコード出力Ｄ５は
ＣＰＵ　（図示しない）に供給きれて、情報解析などの
処理が行われる。

第１図において、８０はカード１の表裏判別回路を示す
。これは、センサ出力すがクロックとして供給されるフ
リップフロップ８１と、そのＦＦ出力をリセットパルス
とし、センサ出力ａをクロックとするフリップフロップ
８２とで構成される。

そのＦＦ出力ｒが表裏判別出力としてＣＰＵに供給され
る。

カード１が表のときＦＦ出力ｒ（第４図Ｓ）はハイレベ
ルとなる。

なお、オア回路８３はフリップフロップ８１に対するリ
セットパルス形成手段である。

［発明の効果］ 以上説明したように、この発明によれば、カード読み取
り部の構成を簡略化できる特ｉ敞に加え、カードを挿入
、退出させても、誤りなく情報ピット列を検出できる特
徴を有する。

【図面の簡単な説明】

第１図はこの発明に係るカード読み取り装置の一例を示
す系統図、第２図はカードとカード読み取り部の関係を
示す図、第３図は情報ピット列とラッチピットとの関係
を示す図、第４図は読み取り動作の説明図、第５図はカ
ウンタ出力とデコード出力の関係を示す図である。 １　・ ２　・ ３　・ ４ａ〜９ａ　・ ４ｂ〜９ｂ　・ ・カード ・情報ビット ・表裏認識ピッ ・ラッチピット ・ラッチピット ド １０　・ １１　・ １２ａ、　　１２ｂ　　・ ２１〜２６　・ ３０　・ ４０　・ ５０　・ ６０　・ ８０　・ ａ、ｂ　　・ ０ ｋ　・ Ｄｏ−Ｄ５　　・ ・カード読み収り部 ・情報ビット用センサ ・ラッチピット用センサ ・ラッチ回路 ・アップダウンｙｍｍ回路 ・アップダウンカウンタ ・イネーブル信号形成回路 ・デコーダ ・表裏判別回路 ・センサ出力 ・アップダウンパルス ・イネーブル信号 ・デコード出力

Claims (1)

【特許請求の範囲】
1. （１）複数の情報ビット列と、この情報ビット列と別に
   ２つ設けられたラッチビットとで構成されたカードを読
   み取るカード読み取り装置において、上記情報ビット列
   に対して共通なセンサと、ラッチビット用として使用さ
   れる第１及び第２のセンサとが設けられたカード読み取
   り部と、 上記カードの進入、退出に応じて上記ラッチビットに同
   期しながらアップダウン動作を行うカウンタと、 このカウンタの出力をデコードし、対応する情報ビット
   列よりのビット情報をラッチするラッチ手段と、 上記一対のラッチビットのセンサ出力が供給されるアッ
   プダウン制御回路とを有し、 このアップダウン制御回路は、第１のセンサ出力をクロ
   ックとし、第１のセンサ出力とは異なるタイミングに得
   られる第２のセンサ出力をデータとする第１のデータラ
   ッチ手段と、 上記第２のセンサ出力をクロックとし、第２のセンサ出
   力とは異なるタイミングに得られる第１のセンサ出力を
   データとする第２のデータラッチ手段とを有することを
   特徴とするカード読み取り装置。