JPH0321074A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0321074A JPH0321074A JP1154554A JP15455489A JPH0321074A JP H0321074 A JPH0321074 A JP H0321074A JP 1154554 A JP1154554 A JP 1154554A JP 15455489 A JP15455489 A JP 15455489A JP H0321074 A JPH0321074 A JP H0321074A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にｎチャネル
ＭＩＳＦＥＴ又は及びｐチャネルＭＩＳＦＥＴを有する
半導体集積回路装置に関するものである。
ＭＩＳＦＥＴ又は及びｐチャネルＭＩＳＦＥＴを有する
半導体集積回路装置に関するものである。
従来、ｎチャネルＭＩＳＦＥＴのキャリャ（電子）の易
動度を向上するために、ｐ型ゲート電極を設け，ソース
領域及びドレイン領域である一対の高濃度のｎ型半導体
領域で周囲を規定された領域に埋込み型のｎ型半導体領
域を設け、ｐ型ゲート電極を設けたｎチャネルＭＩＳＦ
ＥＴが提案されている。この柚の技術に関しては、例え
ば、サイエンスフォーラム社、昭和５８年１１月２８日
発行、超ＬＳＩデバイスハントブック、第４２頁乃至第
４３頁に記載されている。
動度を向上するために、ｐ型ゲート電極を設け，ソース
領域及びドレイン領域である一対の高濃度のｎ型半導体
領域で周囲を規定された領域に埋込み型のｎ型半導体領
域を設け、ｐ型ゲート電極を設けたｎチャネルＭＩＳＦ
ＥＴが提案されている。この柚の技術に関しては、例え
ば、サイエンスフォーラム社、昭和５８年１１月２８日
発行、超ＬＳＩデバイスハントブック、第４２頁乃至第
４３頁に記載されている。
また、従来、半導体集積回路装置の高集積化に伴い、チ
ャネル長が小さくなると、パンチスルー或いはしきい値
電圧の低下が起きるため、一刻の高濃度のｎ型半導体領
域と一対の低濃度のｎ型半導体領域で構成されるソース
領域及びドレイン領域を設け、前記一対の高濃度のｎ型
半導体領域で周囲を規定された領域において、前記一対
の低濃度のｎ型半導体領域の下部にｐ型半導体領域を設
け、ｎ型ゲート電極を設けたｎチャネルＭＴＳＦＥＴが
提案されている。
ャネル長が小さくなると、パンチスルー或いはしきい値
電圧の低下が起きるため、一刻の高濃度のｎ型半導体領
域と一対の低濃度のｎ型半導体領域で構成されるソース
領域及びドレイン領域を設け、前記一対の高濃度のｎ型
半導体領域で周囲を規定された領域において、前記一対
の低濃度のｎ型半導体領域の下部にｐ型半導体領域を設
け、ｎ型ゲート電極を設けたｎチャネルＭＴＳＦＥＴが
提案されている。
また、従来、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩ
ＳＦＥＴが同一基板上に形或された相補型ＭＩＳＦＥＴ
において、ｎチャネルＭＩＳＦＥＴのゲート電極の導電
型をｎ型で構成し、かつ、ｐチャネルＭＩＳＦＥＴのゲ
ート電極の導電型をｐ型で構威したものが提案されてい
る。
ＳＦＥＴが同一基板上に形或された相補型ＭＩＳＦＥＴ
において、ｎチャネルＭＩＳＦＥＴのゲート電極の導電
型をｎ型で構成し、かつ、ｐチャネルＭＩＳＦＥＴのゲ
ート電極の導電型をｐ型で構威したものが提案されてい
る。
しかしながら、本発明者は、前記従来技術を検討した結
果，以下のような問題点を見出した。
果，以下のような問題点を見出した。
すなわち、前述した従来の■１チャネルＭＩＳＦＥＴに
おいては、半導体集積回路装置の高象積化に伴い、チャ
ネル長が小さくなると、パンチスルーが発生するように
なる。このパンチスルーの発生を低減するには、ｐ型半
導体基板或いはｐ型ウェル領域の不純物濃度を高くする
ことによって、チャネルとｐ型半導体基板或いはｐ型ウ
ェル領域との間に形威される空乏層の伸びを抑える必要
がある。そこで、ｐ型半導体基板或いはＰ型ウェル領域
の不純物濃度を高くすると、基板効果により電流旺動能
力が低下するという問題があった。更に、基板の深さ方
向の電界が大きくなり、このためキャリアが表面に集中
しやすくなり、表面散乱によりキャリャの易動度が低下
するという問題があった。
おいては、半導体集積回路装置の高象積化に伴い、チャ
ネル長が小さくなると、パンチスルーが発生するように
なる。このパンチスルーの発生を低減するには、ｐ型半
導体基板或いはｐ型ウェル領域の不純物濃度を高くする
ことによって、チャネルとｐ型半導体基板或いはｐ型ウ
ェル領域との間に形威される空乏層の伸びを抑える必要
がある。そこで、ｐ型半導体基板或いはＰ型ウェル領域
の不純物濃度を高くすると、基板効果により電流旺動能
力が低下するという問題があった。更に、基板の深さ方
向の電界が大きくなり、このためキャリアが表面に集中
しやすくなり、表面散乱によりキャリャの易動度が低下
するという問題があった。
また、ｐ型半導体基板或いはｐ型ウェル領域とｎ型ゲー
ト電極との間の仕事関数差によって、チャネルはｐ型半
導体基板或いはｐ型ウェル領域の表面に形或されるよう
になるため、基板と絶縁膜の界面の凹凸等によってキャ
リャが散乱し、キャ３ー ４一 リャの易動度が低下するという問題があった。
ト電極との間の仕事関数差によって、チャネルはｐ型半
導体基板或いはｐ型ウェル領域の表面に形或されるよう
になるため、基板と絶縁膜の界面の凹凸等によってキャ
リャが散乱し、キャ３ー ４一 リャの易動度が低下するという問題があった。
また、前述した従来の相補型ＭＩＳＦＥＴにおいては、
ｎチャネルＭ Ｉ Ｓ ＦＥＴのゲート電極の導電型と
ＰチャネルＭＩＳＦＥＴのゲート電極の導電型が違うた
め、ゲート電極を構或する導電膜を形威後或いは形戒中
に、ｎチャネルＭＩＳＦＥＴ形戊領域において前記導電
膜にｎ型不純物を導入或いは拡散する工程とｐチャネル
ＭＩＳＦＥＴ形成領域において前記導電膜にｐ型不純物
を導入或いは拡散する工程とを別工程で行う必要がある
ので、工程が多くなるという問題があった。
ｎチャネルＭ Ｉ Ｓ ＦＥＴのゲート電極の導電型と
ＰチャネルＭＩＳＦＥＴのゲート電極の導電型が違うた
め、ゲート電極を構或する導電膜を形威後或いは形戒中
に、ｎチャネルＭＩＳＦＥＴ形戊領域において前記導電
膜にｎ型不純物を導入或いは拡散する工程とｐチャネル
ＭＩＳＦＥＴ形成領域において前記導電膜にｐ型不純物
を導入或いは拡散する工程とを別工程で行う必要がある
ので、工程が多くなるという問題があった。
本発明の目的は、ｎチャネルＭＩＳＦＥＴを有する半導
体集積回路装置において、高集積化を図るとともに高速
化を図ることが可能な技術を提供することにある。
体集積回路装置において、高集積化を図るとともに高速
化を図ることが可能な技術を提供することにある。
また、相補型ＭＩＳＦＥＴを有する半導体集積回路装置
において、工程の簡略化を図ることが可能な技術を提供
することにある。
において、工程の簡略化を図ることが可能な技術を提供
することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれは、以下のとおりである。
要を簡単に説明すれは、以下のとおりである。
ｎチャネルＭＩＳＦＥＴを有する半導体集積回路装置に
おいて、基板の主面部に一対の高濃度のｎ型半導体領域
と一対の低濃度のｎ型半導体領域で構或されるソース領
域及びドレイン領域を設け、かつ、前記一対の低濃度の
ｎ型半導体領域で周囲を規定された領域に埋込み型のｎ
型半導体領域を設け、前記一対の高濃度のｎ型半導体領
域で周囲を規定された領域において前記一対の低濃度の
０型半導体領域の下部にＰ型半導体領域を設け、ｐ型ゲ
ート電極を設けたものである。
おいて、基板の主面部に一対の高濃度のｎ型半導体領域
と一対の低濃度のｎ型半導体領域で構或されるソース領
域及びドレイン領域を設け、かつ、前記一対の低濃度の
ｎ型半導体領域で周囲を規定された領域に埋込み型のｎ
型半導体領域を設け、前記一対の高濃度のｎ型半導体領
域で周囲を規定された領域において前記一対の低濃度の
０型半導体領域の下部にＰ型半導体領域を設け、ｐ型ゲ
ート電極を設けたものである。
また、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥ
Ｔが同一基板上に形成された相補型ＭＩＳＦＥＴを有す
る半導体集積回路装置において、前記ｎチャネルＭＩＳ
ＦＥＴのゲート電極の導電型をｐ型で構成し、かつ、前
記ｐチャネルＭＩＳＦＥＴのケー１〜電極の導電型をｐ
型で構或したものである。
Ｔが同一基板上に形成された相補型ＭＩＳＦＥＴを有す
る半導体集積回路装置において、前記ｎチャネルＭＩＳ
ＦＥＴのゲート電極の導電型をｐ型で構成し、かつ、前
記ｐチャネルＭＩＳＦＥＴのケー１〜電極の導電型をｐ
型で構或したものである。
ｎチャネルＭＩＳＦＥＴを有する半導体集積回路装置に
おいて、ｐ型ゲート電極を設けたことにより、ｐ型ゲー
ト電極とｐ型半導体基板或いはｐ型ウェル領域との間の
仕事関数差のために、チャネルは基板内部に形或される
ので、基板と絶縁膜の界面の凹凸等によるキャリャの表
面散乱は低減され、キャリャの易動度は大きくなる。
おいて、ｐ型ゲート電極を設けたことにより、ｐ型ゲー
ト電極とｐ型半導体基板或いはｐ型ウェル領域との間の
仕事関数差のために、チャネルは基板内部に形或される
ので、基板と絶縁膜の界面の凹凸等によるキャリャの表
面散乱は低減され、キャリャの易動度は大きくなる。
また、同時に、一対の低濃度のｎ型半導体領域で周囲を
規定された領域に埋込み型のｎ型半導体領域を設けたこ
とにより、チャネルは埋込みチャネルとなり、キャリャ
は基板内部を移動するようになるので、基板と絶縁膜の
界面の凹凸等によるキャリャの表面散乱は低減され、キ
ャリャの易動度は大きくなる。従って、ｐ型ゲー１・電
極を設けたことと合わせて、キャリャの易動度は大きく
なる。
規定された領域に埋込み型のｎ型半導体領域を設けたこ
とにより、チャネルは埋込みチャネルとなり、キャリャ
は基板内部を移動するようになるので、基板と絶縁膜の
界面の凹凸等によるキャリャの表面散乱は低減され、キ
ャリャの易動度は大きくなる。従って、ｐ型ゲー１・電
極を設けたことと合わせて、キャリャの易動度は大きく
なる。
また、同時に、基板の主面部に一対の高濃度のｎ型半導
体領域と一対の低濃度のｎ型半導体領域で構成されるソ
ース領域及びドレイン領域を設け、前記一対の高濃度の
ｎ型半導体領域で周囲を規定された領域において前記一
対の低濃度のｎ型半導体領域の下部にｐ型半導体領域を
設けたことにより、前記高濃度のｎ型半導体領域とｐ型
半導体基板或いはｐ型ウェル領域との間に形成される空
乏層の伸びは小さくなるので、パンチスルーの発生は低
減される。従って、高集積化に伴ってチャネル長が小さ
くなった場合にも、ｐ型半導体基板或いはｐ型ウェル領
域の不純物濃度を高くして前記高濃度のｎ型半導体領域
とＰ型半導体基板或いはｐ型ウェル領域との間に形成さ
れる空乏層の伸びを小さくする必要がなくなるので、ｐ
型半導体基板或いはｐ型ウエル領域の不純物濃度を低く
することができる。
体領域と一対の低濃度のｎ型半導体領域で構成されるソ
ース領域及びドレイン領域を設け、前記一対の高濃度の
ｎ型半導体領域で周囲を規定された領域において前記一
対の低濃度のｎ型半導体領域の下部にｐ型半導体領域を
設けたことにより、前記高濃度のｎ型半導体領域とｐ型
半導体基板或いはｐ型ウェル領域との間に形成される空
乏層の伸びは小さくなるので、パンチスルーの発生は低
減される。従って、高集積化に伴ってチャネル長が小さ
くなった場合にも、ｐ型半導体基板或いはｐ型ウェル領
域の不純物濃度を高くして前記高濃度のｎ型半導体領域
とＰ型半導体基板或いはｐ型ウェル領域との間に形成さ
れる空乏層の伸びを小さくする必要がなくなるので、ｐ
型半導体基板或いはｐ型ウエル領域の不純物濃度を低く
することができる。
また、ｐ型半導体基板或いはｐ型ウェル領域の不純物濃
度を低くすることにより、ｐ型半導体基板或いはｐ型ウ
ェル領域とチャネル領域との間に形威される容量は小さ
くなるので，基板効果を低７ ＝８− 減でき、電流廂動能力を高くすることができる。
度を低くすることにより、ｐ型半導体基板或いはｐ型ウ
ェル領域とチャネル領域との間に形威される容量は小さ
くなるので，基板効果を低７ ＝８− 減でき、電流廂動能力を高くすることができる。
また、深さ方向の電界が小さくなるので、キャリャの散
乱は小さくなり、キャリャの易動度は大きくなる。従っ
て、Ｐ型ゲート電極を設け、一対の低濃度のｎ型半導体
領域で周囲を規定された領域に埋込み型のｎ型半導体領
域を設けたことと合わせて、キャリャの易動度は大きく
なるので、ｎチャネルＭＩＳＦＥＴを有する半導体集積
回路装置の高集積化を図るとともに高速化を図ることが
できる。
乱は小さくなり、キャリャの易動度は大きくなる。従っ
て、Ｐ型ゲート電極を設け、一対の低濃度のｎ型半導体
領域で周囲を規定された領域に埋込み型のｎ型半導体領
域を設けたことと合わせて、キャリャの易動度は大きく
なるので、ｎチャネルＭＩＳＦＥＴを有する半導体集積
回路装置の高集積化を図るとともに高速化を図ることが
できる。
また、相補型ＭＩＳＦＥＴを有する半導体集積回路装置
において、ｎチャネルＭＩＳＦＥＴのゲート電極の導電
型をｐ型で構或し、かつ、ｐチャネルＭＩＳＦＥＴのゲ
ート電極の導電型をｐ型で構威したことにより、ｎチャ
ネルＭＩＳＦＥＴ形成領域においてゲート電極を構或す
る導電膜に不純物を導入或いは拡散する工程とｐチャネ
ルＭＩＳＦＥＴの形戒領域においてゲート電極を構戊す
る導電膜に不純物を導入或いは拡散する工程とを同一工
程で行うことができるので，相補型ＭＩＳＦＥＴを有す
る半導体集積回路装置の工程を簡略化することができる
。
において、ｎチャネルＭＩＳＦＥＴのゲート電極の導電
型をｐ型で構或し、かつ、ｐチャネルＭＩＳＦＥＴのゲ
ート電極の導電型をｐ型で構威したことにより、ｎチャ
ネルＭＩＳＦＥＴ形成領域においてゲート電極を構或す
る導電膜に不純物を導入或いは拡散する工程とｐチャネ
ルＭＩＳＦＥＴの形戒領域においてゲート電極を構戊す
る導電膜に不純物を導入或いは拡散する工程とを同一工
程で行うことができるので，相補型ＭＩＳＦＥＴを有す
る半導体集積回路装置の工程を簡略化することができる
。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。
第１図は、本発明を相補型ＭＩ ＳＦＥＴに適用した実
施例の概略構或を示す要部断面図である。
施例の概略構或を示す要部断面図である。
第１図に示すように相補型ＭＩ ＳＦＥＴは、ｐ型半導
体基板１を備えている。前記基板の素子形或面を、以下
主面という。
体基板１を備えている。前記基板の素子形或面を、以下
主面という。
前記相補型ＭＩＳＦＥＴは、ｎチャネルＭＩＳＦＥＴＱ
．とｐチャネルＭＩＳＦＥＴＱＰを備えている。
．とｐチャネルＭＩＳＦＥＴＱＰを備えている。
各素子間は、主にｐ一型半導体基板１、素子間分離締縁
膜２０、チャネルストツパ領域４で構或される分離領域
によってＭ縁されている。
膜２０、チャネルストツパ領域４で構或される分離領域
によってＭ縁されている。
前記ｎチャネルＭＩＳＦＥＴＱＮは、前記素子？分離絶
縁膜２０で周囲を規定された領域において、前記ｐ一型
半導体基板１の主面部に設けられているｐ一型ウェル領
域２の主面部に設けられている。
縁膜２０で周囲を規定された領域において、前記ｐ一型
半導体基板１の主面部に設けられているｐ一型ウェル領
域２の主面部に設けられている。
前記ｎチャネルＭＩＳＦＥＴＱＮには、ゲー１一電極１
２、ゲート絶縁膜２１．ソース領域と１〜レイン領域を
形成する一対のｎ゛型半導体領域８及び一対のｎ一型半
導体領域５が備えられている。また、チャネル形或領域
であるｐ一型ウェル領域２、埋込みチャネル領域を形或
する埋込み型のｎ型半導体領域１００、パンチスルー防
止用の一対のｐ゛型半導体領域７が備えられている。
２、ゲート絶縁膜２１．ソース領域と１〜レイン領域を
形成する一対のｎ゛型半導体領域８及び一対のｎ一型半
導体領域５が備えられている。また、チャネル形或領域
であるｐ一型ウェル領域２、埋込みチャネル領域を形或
する埋込み型のｎ型半導体領域１００、パンチスルー防
止用の一対のｐ゛型半導体領域７が備えられている。
前記ゲート電極１２は、例えば堆積した多結晶珪素膜１
０と高融点金属シリサイド膜ｌ１の積層膜で構或されて
いる。前記多結晶珪素膜１０には、ｐ型不純物例えばＢ
が導入されている。前記高融点金属シリサイド膜１１は
、例えばＷ Ｓ ｉ■で構或されている。
０と高融点金属シリサイド膜ｌ１の積層膜で構或されて
いる。前記多結晶珪素膜１０には、ｐ型不純物例えばＢ
が導入されている。前記高融点金属シリサイド膜１１は
、例えばＷ Ｓ ｉ■で構或されている。
前記ゲート絶縁膜２１は、例えば基板を酸化して形成し
た酸化珪素膜で構戊されている。
た酸化珪素膜で構戊されている。
前記ソース領域とドレイン領域を形或する一対のｎ゛型
半導体領域８及び一対のｎ一型半導体領域５は、Ｌ Ｄ
Ｄ （Ｌｊ．ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造となっている。また、前記一対のｎ゛型半導体領域
８の一方には、絶縁膜２５に設けられた接続孔を通して
、配線１４が接続されている。
半導体領域８及び一対のｎ一型半導体領域５は、Ｌ Ｄ
Ｄ （Ｌｊ．ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造となっている。また、前記一対のｎ゛型半導体領域
８の一方には、絶縁膜２５に設けられた接続孔を通して
、配線１４が接続されている。
前記ｎ型半導体領域１００は、前記ｎ一型半導体領域５
で周囲を規定された領域において、ｐ一型ウェル領域２
の主面部に設けられている。
で周囲を規定された領域において、ｐ一型ウェル領域２
の主面部に設けられている。
前記Ｐ゛型半導体領域７は、前記ｎ゛型半導体領域８で
周囲を規定された領域において、前記ｎ一型半導体領域
５の下部に設けられている。
周囲を規定された領域において、前記ｎ一型半導体領域
５の下部に設けられている。
前記ｐチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐには、
ゲート電極１３、ゲート絶縁膜２１．チャネル形或領域
であるｎ一型ウェル領域３、ソース領域とドレイン領域
を形成する一対のｐ゛型半導体領域９及び一対のｐ一型
半導体領域６が備えられている。また、しきい値電圧調
整用の埋込み型のｎ型半導体領域１０１が備えられてい
る。
ゲート電極１３、ゲート絶縁膜２１．チャネル形或領域
であるｎ一型ウェル領域３、ソース領域とドレイン領域
を形成する一対のｐ゛型半導体領域９及び一対のｐ一型
半導体領域６が備えられている。また、しきい値電圧調
整用の埋込み型のｎ型半導体領域１０１が備えられてい
る。
前記ゲート電極１３は、例えば堆積した多結晶珪素膜１
０と高融点金属シリサイド膜ｌ１の積層膜で構１１ −１２− 成されている。前記多結晶珪素膜１０には、ｐ型不純物
例えばＢが導入されている。前記高融点金属シリサイド
膜ｌ１は、例えばＷＳｉ２で構或されている。
０と高融点金属シリサイド膜ｌ１の積層膜で構１１ −１２− 成されている。前記多結晶珪素膜１０には、ｐ型不純物
例えばＢが導入されている。前記高融点金属シリサイド
膜ｌ１は、例えばＷＳｉ２で構或されている。
前記ゲート＃ｆＡ縁膜２１は、例えば基板を酸化して形
威した酸化珪素膜で構威されている。
威した酸化珪素膜で構威されている。
前記ソース領域とドレイン領域を形或する一対のｐ・型
半導体領域９及び一対のｐ一型半導体領域６は、Ｌ Ｄ
Ｄ （Ｌ ｉｇｈｔｌｙ Ｄ ａｐｅｄ Ｄ ｒａｉ
ｎ）構造となっている。また、前記一対のｐ゛型半導体
領域９の一方には、前記絶縁膜２５に設けられた接続孔
を通して、配線１５が接続されている。
半導体領域９及び一対のｐ一型半導体領域６は、Ｌ Ｄ
Ｄ （Ｌ ｉｇｈｔｌｙ Ｄ ａｐｅｄ Ｄ ｒａｉ
ｎ）構造となっている。また、前記一対のｐ゛型半導体
領域９の一方には、前記絶縁膜２５に設けられた接続孔
を通して、配線１５が接続されている。
また、前記埋込み型のｎ型半導体領域１０１は、前記一
対のｐ一型半導体領域６で周囲を規定された領域におい
て、前記ｎ一型ウェル領域ａの主面部に設けられている
。
対のｐ一型半導体領域６で周囲を規定された領域におい
て、前記ｎ一型ウェル領域ａの主面部に設けられている
。
前記絶縁膜２５は、各素子と前記配線１４及び１５との
間を＃Ｉ録するためのものである。前記絶縁膜２５は、
例えば堆積した酸化珪素膜で構或されている。
間を＃Ｉ録するためのものである。前記絶縁膜２５は、
例えば堆積した酸化珪素膜で構或されている。
前記配線１４及び１５は、例えばアルミニウム或いはア
ルミニウム合金で構威されている。
ルミニウム合金で構威されている。
前記＃ｌ！！縁膜２５、前記配線１４及び１５の上には
、パッシベーション膜２６が設けられている。前記パッ
シベーション膜２６は、例えば堆積した窒化珪素膜或い
はＰＳＧ（フォショ・シリケー１・・ガラス）膜等で構
成されている。
、パッシベーション膜２６が設けられている。前記パッ
シベーション膜２６は、例えば堆積した窒化珪素膜或い
はＰＳＧ（フォショ・シリケー１・・ガラス）膜等で構
成されている。
次に、第２Ａ図（第１図に示すｎチャネルＭＩＳＦＥＴ
ＱＮの概酩構戒を示す要部拡大断面図）、第２Ｂ図（第
２Ａ図に示すｎチャネルＭＩＳＦＥＴＱＮのチャネル領
域の不純物濃度分布を示す図）、第２Ｃ図（第２Ａ図に
示すｎチャネルＭＩＳＦＥＴＱＮのチャネル領域の動作
時のエネルギーバンドを示す図）、第２Ｄ図（第２Ａ図
に示すｎチャネルＭＩＳＦＥＴＱＮのチャネル領域の動
作時のキャリャの分布を示す図）を用いて、本実施例の
ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｎの各部の作
用及び効果を説明する。
ＱＮの概酩構戒を示す要部拡大断面図）、第２Ｂ図（第
２Ａ図に示すｎチャネルＭＩＳＦＥＴＱＮのチャネル領
域の不純物濃度分布を示す図）、第２Ｃ図（第２Ａ図に
示すｎチャネルＭＩＳＦＥＴＱＮのチャネル領域の動作
時のエネルギーバンドを示す図）、第２Ｄ図（第２Ａ図
に示すｎチャネルＭＩＳＦＥＴＱＮのチャネル領域の動
作時のキャリャの分布を示す図）を用いて、本実施例の
ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｎの各部の作
用及び効果を説明する。
前記第２Ａ図は、第工図に示すｎチャネルＭＩＳ Ｆ
Ｅ Ｔ Ｑ Ｎのみを拡大して示したものであるので，
詳細な説明は省略する。なお、第２Ａ図では、図の見易
さ等を考えて、層間Ｍ縁膜、配線等は示していない。
Ｅ Ｔ Ｑ Ｎのみを拡大して示したものであるので，
詳細な説明は省略する。なお、第２Ａ図では、図の見易
さ等を考えて、層間Ｍ縁膜、配線等は示していない。
次に、本実施例のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ Ｎは、第２Ｂ図に示すように、埋込み型のｎ型半導
体領域１００を設けたことにより、チャネル領域の基板
主面側に、ｎ型不純物の濃度の高い領域（第２Ｂ図中Ａ
で示す領域）がある。この領域Ａには，電子（キャリャ
）が多量に存在しているので、チャネルは、この領域Ａ
に形威され、チャネルは埋込みチャネルとなる。
Ｑ Ｎは、第２Ｂ図に示すように、埋込み型のｎ型半導
体領域１００を設けたことにより、チャネル領域の基板
主面側に、ｎ型不純物の濃度の高い領域（第２Ｂ図中Ａ
で示す領域）がある。この領域Ａには，電子（キャリャ
）が多量に存在しているので、チャネルは、この領域Ａ
に形威され、チャネルは埋込みチャネルとなる。
次に、第２Ｃ図に示すように、Ｐ型ゲート電極１２を設
けたことにより、ｐ型ゲート電極１２とｐ一型ウェル領
域２との間の仕事関数差によって、基板の主面付近でエ
ネルギーバンドは湾曲し」二方に曲るので、チャネルは
埋込みチャネルとなる。また、埋込み型のｎ型半導体領
域１００を設けたことにより、領域Ａでエネルギーバン
ドは湾曲するので、キャリャは、この領域Ａの付近に集
められ、チャネルは埋込みチャネルとなる。
けたことにより、ｐ型ゲート電極１２とｐ一型ウェル領
域２との間の仕事関数差によって、基板の主面付近でエ
ネルギーバンドは湾曲し」二方に曲るので、チャネルは
埋込みチャネルとなる。また、埋込み型のｎ型半導体領
域１００を設けたことにより、領域Ａでエネルギーバン
ドは湾曲するので、キャリャは、この領域Ａの付近に集
められ、チャネルは埋込みチャネルとなる。
従って、ｐ型ゲーｌ・電極１２を設け、埋込み型のｎ型
半導体領域１００を設けたことにより、チャネルは埋込
みチャネルとなる。チャネルが埋込みチャネルとなるこ
とにより、基板と＃Ｉ縁膜の界面の凹凸等によるキャリ
ャの表面散乱は低減されるので、キャリャの易動度は大
きくなる。
半導体領域１００を設けたことにより、チャネルは埋込
みチャネルとなる。チャネルが埋込みチャネルとなるこ
とにより、基板と＃Ｉ縁膜の界面の凹凸等によるキャリ
ャの表面散乱は低減されるので、キャリャの易動度は大
きくなる。
このように、ｐ型ゲート電極１２を設け、ｎ型半導体領
域１００を設けたことにより、第２Ｄ図に示すように、
キャリャは、基板表面からｎ型半導体領域１００に及ぶ
領域に存在するようになるので、チャネルを流れる電流
は多くなる。すなわち、ｎチャネルＭＩＳＦＥＴの電流
暉動能力の向上を図ることができる。
域１００を設けたことにより、第２Ｄ図に示すように、
キャリャは、基板表面からｎ型半導体領域１００に及ぶ
領域に存在するようになるので、チャネルを流れる電流
は多くなる。すなわち、ｎチャネルＭＩＳＦＥＴの電流
暉動能力の向上を図ることができる。
また、ｐ゛型半導体領域７を設けているので、高集積化
を図った場合にも、パンチスルー低減のためにｐ一型ウ
ェル領域２の濃度を高くする必要がないので、Ｐ一型ウ
ェル領域２の濃度を低くすることができる。ｐ一型ウェ
ル領域２の濃度を低くすることにより、ｐ一型ウエル領
域２とチャネルとの間に形威される容量は小さくなるの
で、この容量による基板の深さ方向の電界は小さくなり
、電界によ１５一 −１６一 ？キャリャの散乱は低減され、キャリャの易動度は大き
くなる。
を図った場合にも、パンチスルー低減のためにｐ一型ウ
ェル領域２の濃度を高くする必要がないので、Ｐ一型ウ
ェル領域２の濃度を低くすることができる。ｐ一型ウェ
ル領域２の濃度を低くすることにより、ｐ一型ウエル領
域２とチャネルとの間に形威される容量は小さくなるの
で、この容量による基板の深さ方向の電界は小さくなり
、電界によ１５一 −１６一 ？キャリャの散乱は低減され、キャリャの易動度は大き
くなる。
以上説明したように、ｐ型ゲー１・電極１２を設け、ｎ
型半導体領域１００を設け、ｐ゛型半導体領域７を設け
たことにより、ｎチャネルＭＩＳＦＥＴを有する半導体
集積回路装置の高集積化を図るとともに、高速化を図る
ことができる。
型半導体領域１００を設け、ｐ゛型半導体領域７を設け
たことにより、ｎチャネルＭＩＳＦＥＴを有する半導体
集積回路装置の高集積化を図るとともに、高速化を図る
ことができる。
また、第３図に、第１図に示すｎチャネルＭＩＳ Ｆ
Ｅ Ｔ Ｑ Ｎのゲート電圧に対するチャネルコンダク
タンスを示す。ここで、ゲート電圧は、ｖ０■■（ｖ０
：ゲート電圧、ｖＴｏ：シきい値電圧）を示している。
Ｅ Ｔ Ｑ Ｎのゲート電圧に対するチャネルコンダク
タンスを示す。ここで、ゲート電圧は、ｖ０■■（ｖ０
：ゲート電圧、ｖＴｏ：シきい値電圧）を示している。
チャネルコンダクタンスは、チャネルの電流の流れ易さ
、すなわち、キャリャの易動度を示している。第３図で
は、従来のｎチャネルＭＩＳＦＥＴをＣで示し、本発明
を適用したｎチャネルＭ：［ＳＦＥＴをＤで示す。第３
図に示すように、本発明によれば、従来のｎチャネルＭ
ＩＳＦＥＴよりも、約３０％チャネルコンダクタンスは
大きくなっている。すなわち、チャネルでのキャリャの
易動度は大きくなっている。
、すなわち、キャリャの易動度を示している。第３図で
は、従来のｎチャネルＭＩＳＦＥＴをＣで示し、本発明
を適用したｎチャネルＭ：［ＳＦＥＴをＤで示す。第３
図に示すように、本発明によれば、従来のｎチャネルＭ
ＩＳＦＥＴよりも、約３０％チャネルコンダクタンスは
大きくなっている。すなわち、チャネルでのキャリャの
易動度は大きくなっている。
次に、第４Ａ図（第１図に示すｐチャネルＭＩＳ Ｆ
Ｅ Ｔ Ｑ Ｐの概略構戒を示す要部拡大断面図）、第
４Ｂ図（第４Ａ図に示すｐチャネルＭＩＳＦＥＴ Ｑ
ｐのチャネル領域の不純物濃度分布を示す図）、第４Ｃ
図（第４Ａ図に示すｐチャネルＭＩＳＦＥＴ Ｑ ｐの
チャネル領域の動作時のバンド図）、第４Ｄ図（第４Ａ
図に示すｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐの
チャネル領域の動作時のキャリャの分布を示す図）を用
いて、本実施例のｐチャネルＭＩＳＦＥＴ Ｑ ｐの動
作及び効果を説明する。
Ｅ Ｔ Ｑ Ｐの概略構戒を示す要部拡大断面図）、第
４Ｂ図（第４Ａ図に示すｐチャネルＭＩＳＦＥＴ Ｑ
ｐのチャネル領域の不純物濃度分布を示す図）、第４Ｃ
図（第４Ａ図に示すｐチャネルＭＩＳＦＥＴ Ｑ ｐの
チャネル領域の動作時のバンド図）、第４Ｄ図（第４Ａ
図に示すｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐの
チャネル領域の動作時のキャリャの分布を示す図）を用
いて、本実施例のｐチャネルＭＩＳＦＥＴ Ｑ ｐの動
作及び効果を説明する。
前記第４Ａ図は、第ｌ図に示すｐチャネルＭＩＳ Ｆ
Ｅ Ｔ Ｑ ｐのみを拡大して示したものなので、詳細
な説明は省略する。なお、第４Ａ図では、図の見易さを
考えて、層間絶縁膜、配線等は示していない。
Ｅ Ｔ Ｑ ｐのみを拡大して示したものなので、詳細
な説明は省略する。なお、第４Ａ図では、図の見易さを
考えて、層間絶縁膜、配線等は示していない。
゜本実施例のｐチャネルＭＩＳＦＥＴＱ，は、第４Ｂ図
に示すように、埋込み型のｎ型半導体領域１０１を設け
たことにより、チャネル領域の基板主面側に、ｎ型不純
物の濃度の高い領域（第４Ｂ図中Ｂで示す領域）がある
ので、ｐ型ゲート電極１３を用いることによってしきい
値電圧が一側に大きくなることを低減し、しきい値電圧
を零付近にすることができる。
に示すように、埋込み型のｎ型半導体領域１０１を設け
たことにより、チャネル領域の基板主面側に、ｎ型不純
物の濃度の高い領域（第４Ｂ図中Ｂで示す領域）がある
ので、ｐ型ゲート電極１３を用いることによってしきい
値電圧が一側に大きくなることを低減し、しきい値電圧
を零付近にすることができる。
次に、第４Ｃ図に示すように、ｐ型ゲート電極１３を設
けたことにより、ｐ型ゲー１・電極１３とｎ一型ウェル
領域３との間の仕事関数差によって、基板主面付近でエ
ネルギーバンドは湾曲して上方に曲るので、チャネルは
表面チャネルとなる。チャネルが表面チャネルとなるこ
とにより、ゲー１・電極１３とチャネルとの間の距離は
小さくなり、ゲー１−電極１３によるチャネルの制御性
は良くなるので、高集積化を図ってチャネル長が小さく
なった場合にも、しきい値電圧の低下等のショー１・チ
ャネル効果を低減することができる。
けたことにより、ｐ型ゲー１・電極１３とｎ一型ウェル
領域３との間の仕事関数差によって、基板主面付近でエ
ネルギーバンドは湾曲して上方に曲るので、チャネルは
表面チャネルとなる。チャネルが表面チャネルとなるこ
とにより、ゲー１・電極１３とチャネルとの間の距離は
小さくなり、ゲー１−電極１３によるチャネルの制御性
は良くなるので、高集積化を図ってチャネル長が小さく
なった場合にも、しきい値電圧の低下等のショー１・チ
ャネル効果を低減することができる。
このように、ｐ型ゲート電極１３を設けたことにより、
第４Ｄ図に示すように、キャリャは、基板主面付近に分
布するようになる。
第４Ｄ図に示すように、キャリャは、基板主面付近に分
布するようになる。
次に、第５Ａ図乃至第５Ｆ図（第１図に示す相補型ＭＩ
ＳＦＥＴの製造工程毎に示す要部断面図）を用いて、実
施例の相補型ＭＩＳＦＥＴの製造方法を簡単に説明する
。
ＳＦＥＴの製造工程毎に示す要部断面図）を用いて、実
施例の相補型ＭＩＳＦＥＴの製造方法を簡単に説明する
。
まず、表面の不純物濃度が例えば１×工Ｏ１５乃至Ｉ
Ｘ １ ０１７［ｃｍ”３］程度のｐ一型半導体基板１
を用意する。
Ｘ １ ０１７［ｃｍ”３］程度のｐ一型半導体基板１
を用意する。
次に、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｎの形
成領域において、前記ｐ一型半導体基板１の主面から、
ｐ型不純物を導入あるいは拡散し、ｐ一型ウエル領域２
を形成する。この後、ｐチャネルＭＩＳＦＥＴＱｐの形
成領域において、前記ｐ一型半導体基板１の主面から、
ｎ型不純物を導入或いは拡散し、ｎ型ウェル領域３を形
成する。
成領域において、前記ｐ一型半導体基板１の主面から、
ｐ型不純物を導入あるいは拡散し、ｐ一型ウエル領域２
を形成する。この後、ｐチャネルＭＩＳＦＥＴＱｐの形
成領域において、前記ｐ一型半導体基板１の主面から、
ｎ型不純物を導入或いは拡散し、ｎ型ウェル領域３を形
成する。
次に、基板主面を選択的に酸化し、素子間分離絶縁膜２
０を形或する。また、前記素子間分離絶縁膜２０を形戒
するのと実質的に同じ工程で、前記素子間分離絶縁膜２
０の下部にｐ型のチャネルス１ヘツパ領域４を形或する
。
０を形或する。また、前記素子間分離絶縁膜２０を形戒
するのと実質的に同じ工程で、前記素子間分離絶縁膜２
０の下部にｐ型のチャネルス１ヘツパ領域４を形或する
。
次に、基板を熱酸化し、第５Ａ図に示すように、ゲート
絶縁膜２１を形或する。前記ゲー１・絶縁膜２１は、例
えば酸化珪素膜で構成されている。前記ゲート絶縁膜２
１の膜厚は、例えば１１乃至１ ３ ［ｎｍｌ１９− 一２０ である。
絶縁膜２１を形或する。前記ゲー１・絶縁膜２１は、例
えば酸化珪素膜で構成されている。前記ゲート絶縁膜２
１の膜厚は、例えば１１乃至１ ３ ［ｎｍｌ１９− 一２０ である。
次に、前記素子間分離ｌＭＡ縁膜２０で周囲を規定され
た領域において、ｎ型不純物例えばＡｓを、イオン打ち
込みによって、例えば６Ｘ１０”乃至６Ｘ １ ０ １
７［ｃｍ−３］程度導入する。イオン打ち込みのピーク
は、基板主面からの深さが、例えば０．０４乃至０．０
６［μｍ］の領域である。
た領域において、ｎ型不純物例えばＡｓを、イオン打ち
込みによって、例えば６Ｘ１０”乃至６Ｘ １ ０ １
７［ｃｍ−３］程度導入する。イオン打ち込みのピーク
は、基板主面からの深さが、例えば０．０４乃至０．０
６［μｍ］の領域である。
次に、例えば多結晶珪素膜１０を堆積する。前記多結晶
珪素膜１０の膜厚は、例えば２５乃至３５［ｎｍ］であ
る。この後、この多結晶珪素膜１０にｐ型不純物例えば
Ｂを導入或いは拡散し、多結晶珪素膜１０の導電型をｐ
型にする。この後、第５Ｂ図に示すように、高融点金属
シリサイド膜１１．例えばＷＳｉ２を堆積する。前記高
融点シリサイド膜１１の膜厚は、例えば９０乃至１ １
０ ［ｎｍｌである。
珪素膜１０の膜厚は、例えば２５乃至３５［ｎｍ］であ
る。この後、この多結晶珪素膜１０にｐ型不純物例えば
Ｂを導入或いは拡散し、多結晶珪素膜１０の導電型をｐ
型にする。この後、第５Ｂ図に示すように、高融点金属
シリサイド膜１１．例えばＷＳｉ２を堆積する。前記高
融点シリサイド膜１１の膜厚は、例えば９０乃至１ １
０ ［ｎｍｌである。
次に、前記多結晶珪素膜１０と高融点金属シリサイド膜
１１の積層膜に所定のパターンニングを施し、ゲート電
極１２及び１３の夫々を形或する。次に、基板を熱酸化
し、＃！縁膜２２を形或する。前記絶縁膜２２は、例え
ば酸化珪素膜で構或されている。
１１の積層膜に所定のパターンニングを施し、ゲート電
極１２及び１３の夫々を形或する。次に、基板を熱酸化
し、＃！縁膜２２を形或する。前記絶縁膜２２は、例え
ば酸化珪素膜で構或されている。
次に、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋ｉ形
成領域において、前記絶縁膜２２をマスクとして、ｐ型
不純物例えばＢを、イオン打ち込みによって、例えば５
Ｘ １ ０１６乃至５ Ｘ １ ０ １Ｉｌ［ｃｍ−
３］程度導入する。
成領域において、前記絶縁膜２２をマスクとして、ｐ型
不純物例えばＢを、イオン打ち込みによって、例えば５
Ｘ １ ０１６乃至５ Ｘ １ ０ １Ｉｌ［ｃｍ−
３］程度導入する。
イオン打ち込みのピークは、基板主面からの深さが例え
ば０．１４乃至０．１６Ｃμｍ］の領域である。この後
，ｎチャネルＭＩＳＦＥＴＱＮ形成領域において、前記
＃ｌ縁膜２２をマスクとして、ｎ型不純物例えばＰをイ
オン打ち込みによって、例えば１×１０１７乃至Ｉ Ｘ
１ ０１ｇ［ｃｍ−３］程度導入する。
ば０．１４乃至０．１６Ｃμｍ］の領域である。この後
，ｎチャネルＭＩＳＦＥＴＱＮ形成領域において、前記
＃ｌ縁膜２２をマスクとして、ｎ型不純物例えばＰをイ
オン打ち込みによって、例えば１×１０１７乃至Ｉ Ｘ
１ ０１ｇ［ｃｍ−３］程度導入する。
ｎ型不純物のイオン打ち込みのピークは、前述したＢの
イオン打ち込みのピークよりも基板主面からの深さが浅
い領域である。
イオン打ち込みのピークよりも基板主面からの深さが浅
い領域である。
次に、第５Ｃ図に示すように、ｐチャネルＭＩＳ Ｆ
Ｅ Ｔ Ｑ ｐ形戒領域において、前記絶縁膜２２をマ
スクとして、ｐ型不純物例えばＢをイオン打ち込みによ
って導入する。
Ｅ Ｔ Ｑ ｐ形戒領域において、前記絶縁膜２２をマ
スクとして、ｐ型不純物例えばＢをイオン打ち込みによ
って導入する。
次に、第５Ｄ図に示すように、例えば堆積した酸化珪素
膜で絶縁膜２３を形或する。前記絶縁膜２３の膜厚は、
例えば１４０乃至１ ６ ０ ［ｎｍ］である。
膜で絶縁膜２３を形或する。前記絶縁膜２３の膜厚は、
例えば１４０乃至１ ６ ０ ［ｎｍ］である。
次に、第５Ｄ図に示す工程において堆積した絶縁膜２３
の膜厚に相当する分エッチングし、サイトウォールスペ
ーサ２４を形或する。
の膜厚に相当する分エッチングし、サイトウォールスペ
ーサ２４を形或する。
次に、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｎ形成
領域において、前記サイドウオールスペーサ２４及びゲ
ト電極ｌ２をマスクとして、ｎ型不純物例えばＡｓをイ
オン打ち込みによって、例えば２Ｘ１０１９乃至２ Ｘ
１ ０”［ｃｍ−３１程度導入する。イオン打ち込み
のピークは、基板主面からの深さが例えば０．１４乃至
０．１６［μｍ］の領域である。この後、ｎチャネルＭ
ＩＳＦＥＴＱＮ形戊領域において、前記サイドウオール
スペーサ２４及びゲート電極１２をマスクとして、再度
ｎ型不純物例えばＡｓをイオン打ち込みによって、例え
ば３ Ｘ １ ０１９乃至３Ｘ １ ０”［ｃｍ−３］
程度導入する。イオン打ち込みのピークは、一度目のＡ
ｓのイオン打ち込みのピークよりも基板主面からの深さ
が浅い領域である。
領域において、前記サイドウオールスペーサ２４及びゲ
ト電極ｌ２をマスクとして、ｎ型不純物例えばＡｓをイ
オン打ち込みによって、例えば２Ｘ１０１９乃至２ Ｘ
１ ０”［ｃｍ−３１程度導入する。イオン打ち込み
のピークは、基板主面からの深さが例えば０．１４乃至
０．１６［μｍ］の領域である。この後、ｎチャネルＭ
ＩＳＦＥＴＱＮ形戊領域において、前記サイドウオール
スペーサ２４及びゲート電極１２をマスクとして、再度
ｎ型不純物例えばＡｓをイオン打ち込みによって、例え
ば３ Ｘ １ ０１９乃至３Ｘ １ ０”［ｃｍ−３］
程度導入する。イオン打ち込みのピークは、一度目のＡ
ｓのイオン打ち込みのピークよりも基板主面からの深さ
が浅い領域である。
このように、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
Ｎ形成領域において、ｎ型不純物例えばＡｓを２度に分
けてイオン打込みを行うことにより、ｎチャネルＭＩ
Ｓ Ｆ Ｅ Ｔ Ｑ Ｎのソース領域及びドレイン領域
を形成する一対のｎ゜型半導体領域８を形成しているの
で、基板主面側においては不純物濃度が高いため、ｎ゛
型半導体領域８の抵抗値を低くすることができる。また
、同時に、ｎ゛型半導体領域８とＰ一型ウェル領域２が
接する領域においては不純物濃度は低いため、ｎ゜型半
導体領域８とｐ一型ウェル領域２との間に形成される空
乏層の伸びを抑えることができる。
Ｎ形成領域において、ｎ型不純物例えばＡｓを２度に分
けてイオン打込みを行うことにより、ｎチャネルＭＩ
Ｓ Ｆ Ｅ Ｔ Ｑ Ｎのソース領域及びドレイン領域
を形成する一対のｎ゜型半導体領域８を形成しているの
で、基板主面側においては不純物濃度が高いため、ｎ゛
型半導体領域８の抵抗値を低くすることができる。また
、同時に、ｎ゛型半導体領域８とＰ一型ウェル領域２が
接する領域においては不純物濃度は低いため、ｎ゜型半
導体領域８とｐ一型ウェル領域２との間に形成される空
乏層の伸びを抑えることができる。
次に、第５Ｅ図に示すように、ｐチャネルＭＩＳＦＥＴ
ＱＰ形或領域において、前記サイドウオールスペーサ２
４及びゲート電極１３をマスクとして、ｐ型不純物例え
ばＢをイオン打ち込みによって導入する。このイオン打
ち込みは、前述のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ Ｎの形或領域において行ったＡｓのイオン打ち込み
と同様に、２度に分けて行う。
ＱＰ形或領域において、前記サイドウオールスペーサ２
４及びゲート電極１３をマスクとして、ｐ型不純物例え
ばＢをイオン打ち込みによって導入する。このイオン打
ち込みは、前述のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ Ｎの形或領域において行ったＡｓのイオン打ち込み
と同様に、２度に分けて行う。
次に、例えば８５０乃至９５０［℃コで１５乃至２５分
アニールを行うことによって、第５Ｆ図に示すように、
ｎチャネルＭＩＳＦＥＴＱＮのソース領域とドレイン領
域を形或する一対のｎ゛型半導２３ ２４ 体領域８並びに一対のｎ一型半導体領域５、ｐ型半導体
領域７、埋込み型のｎ型半導体領域１００、ｐチャネル
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐのソース領域とドレイ
ン領域を形成する一対のｐ゛型半導体領域９並びに一対
のＰ一型半導体領域６、埋込み型のｎ型半導体領域１０
１の夫々が形成される。
アニールを行うことによって、第５Ｆ図に示すように、
ｎチャネルＭＩＳＦＥＴＱＮのソース領域とドレイン領
域を形或する一対のｎ゛型半導２３ ２４ 体領域８並びに一対のｎ一型半導体領域５、ｐ型半導体
領域７、埋込み型のｎ型半導体領域１００、ｐチャネル
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐのソース領域とドレイ
ン領域を形成する一対のｐ゛型半導体領域９並びに一対
のＰ一型半導体領域６、埋込み型のｎ型半導体領域１０
１の夫々が形成される。
次に、例えば堆積した酸化珪素膜で絶縁膜２５を形成す
る。
る。
次に、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｎの一
対のｎ゛型半導体領域８の一方に達する接続孔を、前記
絶縁膜２５に形或する。また、ｐチャネルＭＩＳＦＥＴ
Ｑ ｐの一対のｐ゛型半導体領域９の一方に達する接
続孔を、前記絶縁膜２５に形或する。
対のｎ゛型半導体領域８の一方に達する接続孔を、前記
絶縁膜２５に形或する。また、ｐチャネルＭＩＳＦＥＴ
Ｑ ｐの一対のｐ゛型半導体領域９の一方に達する接
続孔を、前記絶縁膜２５に形或する。
次に、前記接続孔を通して、ｎチャネルＭＩＳＦ Ｅ
Ｔ Ｑ Ｎの一対のｎ゛型半導体領域８の一方に直接接
続されるように、配線１４を形或する。また、前記接続
孔を通して、ＰチャネルＭＩＳＦＥＴＱ，の一対のｐ゛
型半導体領域９の一方に直接接続されるように、配線ｌ
５を形或する。前記配線１４及び１５は、例えばアルミ
ニウム膜或いはアルミニウム合金膜で形戊する。
Ｔ Ｑ Ｎの一対のｎ゛型半導体領域８の一方に直接接
続されるように、配線１４を形或する。また、前記接続
孔を通して、ＰチャネルＭＩＳＦＥＴＱ，の一対のｐ゛
型半導体領域９の一方に直接接続されるように、配線ｌ
５を形或する。前記配線１４及び１５は、例えばアルミ
ニウム膜或いはアルミニウム合金膜で形戊する。
次に、パッシベーション膜２６を堆積する。前記パッシ
ベーション膜２６は，例えば窒化珪素膜又はＰＳＧ（フ
ォショ・シリケー１・・ガラス）膜等で構成されている
。
ベーション膜２６は，例えば窒化珪素膜又はＰＳＧ（フ
ォショ・シリケー１・・ガラス）膜等で構成されている
。
以上示したような工程によって、第ｌ図に示す相補型Ｍ
ＩＳＦＥＴは完威する。
ＩＳＦＥＴは完威する。
以上説明したように、本実施例によれば、ｎチャネルＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｎのゲート電極ｌ２を構威
している多結晶珪素膜１０の導電型をｐ型で構成し、か
つ、ｐチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐのゲー
ト電極１３を構成している多結晶珪素膜１０の導電型を
ｐ型で構成したことにより、ｎチャネルＭＩＳＦＥＴＱ
Ｎ形成領域においてゲート電極１２を構威する多結晶珪
素膜１０にＰ型不純物を導入或いは拡散する工程とｐチ
ャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ形或領域におい
てゲート電極１３を構戒する多結晶珪素膜１０にｐ型不
純物を導入或いは拡散する工程とを同一工程で行うこと
ができるので、工程を簡略化することができる。
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｎのゲート電極ｌ２を構威
している多結晶珪素膜１０の導電型をｐ型で構成し、か
つ、ｐチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐのゲー
ト電極１３を構成している多結晶珪素膜１０の導電型を
ｐ型で構成したことにより、ｎチャネルＭＩＳＦＥＴＱ
Ｎ形成領域においてゲート電極１２を構威する多結晶珪
素膜１０にＰ型不純物を導入或いは拡散する工程とｐチ
ャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ形或領域におい
てゲート電極１３を構戒する多結晶珪素膜１０にｐ型不
純物を導入或いは拡散する工程とを同一工程で行うこと
ができるので、工程を簡略化することができる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、本実施例においては、第５Ｆ図に示す工程でア
ニールを行うことによって夫々の半導体領域を形成した
が、各半導体領域を形戊する不純物をイオン打ち込み等
によって導入した後でアニールを行うことも可能である
。
ニールを行うことによって夫々の半導体領域を形成した
が、各半導体領域を形戊する不純物をイオン打ち込み等
によって導入した後でアニールを行うことも可能である
。
また、本実施例においては、基板の主面部にｐ型ウェル
領域及びｎ型ウェル領域を設けた例を示したが、ｐ型基
板を用いてｎ型ウェル領域のみを設けるか、又は、ｎ型
基板を用いてｐ型ウェル領域のみを設けるようにするこ
とももちろん可能である。
領域及びｎ型ウェル領域を設けた例を示したが、ｐ型基
板を用いてｎ型ウェル領域のみを設けるか、又は、ｎ型
基板を用いてｐ型ウェル領域のみを設けるようにするこ
とももちろん可能である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る ｎチャネルＭＩＳＦＥＴを有する半導体集積回路装置に
おいて、高集積化を図るとともに、高速化を図ることが
できる。
て得られる効果を簡単に説明すれば、下記のとおりであ
る ｎチャネルＭＩＳＦＥＴを有する半導体集積回路装置に
おいて、高集積化を図るとともに、高速化を図ることが
できる。
また、相補型ＭＩＳＦＥＴを有する半導体集積回路装置
において、工程の簡略化を図ることができる。
において、工程の簡略化を図ることができる。
第１図は、本発明を相補型ＭＩＳＦＥＴに適用した実施
例の概略構或を示す要部断面図第２Ａ図は、第１図に示
すｎチャネルＭＩＳＦＥ Ｔ Ｑ Ｎの概酩構或を示す
要部拡大断面図、第２Ｂ図は、第２Ａ図に示すｎチャネ
ルＭＩＳＦ Ｅ Ｔ Ｑ Ｎのチャネル領域の不純物濃
度分布を示す図、 第２Ｃ図は、第２Ａ図に示すｎチャネルＭＩＳＦ Ｅ
Ｔ Ｑ Ｎのチャネル領域の動作時のエネルギーバンド
を示す図、 第２Ｄ図は、第２Ａ図に示すｎチャネルＭＩＳＦ Ｅ
Ｔ Ｑ Ｎのチャネル領域の動作時のキャリャの分布を
示す図 第３図は、第１図に示すｎチャネルＭＩＳＦＥ一２７ー −２８ Ｔ Ｑ Ｎのゲー１・電圧に対するチャネルコンダクタ
ンスを示す図、 第４Ａ図は、第工図に示すｐチャネルＭＩＳＦＥＴＱ，
の概略構成を示す要部拡大断面図、第４Ｂ図は、第４Ａ
図に示すｐチャネルＭＩＳＦ Ｅ Ｔ Ｑ ｐのチャネ
ル領域の不純物濃度分布を示す図、 第４Ｃ図は、第４Ａ図に示すｐチャネルＭＩＳＦ Ｅ
Ｔ Ｑ ｐのチャネル領域の動作時のエネルギーバンド
を示す図、 第４Ｄ図は、第４Ａ図に示すｐチャネルＭＩＳＦＥＴＱ
，のチャネル領域の動作時のキャリャの分布を示す図 第５Ａ図乃至第５Ｆ図は製造工程毎に示す実施例の相補
型ＭＩＳＦＥＴの要部断面図である。 図中、１・・・ｐ一型半導体基板、２・・ｐ一型ウェル
領域、３・・ｎ一型ウェル領域、５・・・ｎ一型半導体
領域、６・・ｐ一型半導体領域、８・・・ｎ゛型半導体
領域、７，９・・・ｐ゛型半導体領域、１２．１３・・
ゲー１・電極、２工・ゲート＃ｌ縁膜てある。 第４Ａ図 第４Ｃ図
例の概略構或を示す要部断面図第２Ａ図は、第１図に示
すｎチャネルＭＩＳＦＥ Ｔ Ｑ Ｎの概酩構或を示す
要部拡大断面図、第２Ｂ図は、第２Ａ図に示すｎチャネ
ルＭＩＳＦ Ｅ Ｔ Ｑ Ｎのチャネル領域の不純物濃
度分布を示す図、 第２Ｃ図は、第２Ａ図に示すｎチャネルＭＩＳＦ Ｅ
Ｔ Ｑ Ｎのチャネル領域の動作時のエネルギーバンド
を示す図、 第２Ｄ図は、第２Ａ図に示すｎチャネルＭＩＳＦ Ｅ
Ｔ Ｑ Ｎのチャネル領域の動作時のキャリャの分布を
示す図 第３図は、第１図に示すｎチャネルＭＩＳＦＥ一２７ー −２８ Ｔ Ｑ Ｎのゲー１・電圧に対するチャネルコンダクタ
ンスを示す図、 第４Ａ図は、第工図に示すｐチャネルＭＩＳＦＥＴＱ，
の概略構成を示す要部拡大断面図、第４Ｂ図は、第４Ａ
図に示すｐチャネルＭＩＳＦ Ｅ Ｔ Ｑ ｐのチャネ
ル領域の不純物濃度分布を示す図、 第４Ｃ図は、第４Ａ図に示すｐチャネルＭＩＳＦ Ｅ
Ｔ Ｑ ｐのチャネル領域の動作時のエネルギーバンド
を示す図、 第４Ｄ図は、第４Ａ図に示すｐチャネルＭＩＳＦＥＴＱ
，のチャネル領域の動作時のキャリャの分布を示す図 第５Ａ図乃至第５Ｆ図は製造工程毎に示す実施例の相補
型ＭＩＳＦＥＴの要部断面図である。 図中、１・・・ｐ一型半導体基板、２・・ｐ一型ウェル
領域、３・・ｎ一型ウェル領域、５・・・ｎ一型半導体
領域、６・・ｐ一型半導体領域、８・・・ｎ゛型半導体
領域、７，９・・・ｐ゛型半導体領域、１２．１３・・
ゲー１・電極、２工・ゲート＃ｌ縁膜てある。 第４Ａ図 第４Ｃ図
Claims (1)
- 【特許請求の範囲】 １、ｎチャネルＭＩＳＦＥＴを有する半導体集積回路装
置において、基板の主面部に一対の高濃度のｎ型半導体
領域と一対の低濃度のｎ型半導体領域で構成されるソー
ス領域及びドレイン領域を設け、かつ、前記一対の低濃
度のｎ型半導体領域で周囲を規定された領域に埋込み型
のｎ型半導体領域を設け、前記一対の高濃度のｎ型半導
体領域で周囲を規定された領域において前記一対の低濃
度のｎ型半導体領域の下部にｐ型半導体領域を設け、ｐ
型ゲート電極を設けたことを特徴とするｎチャネルＭＩ
ＳＦＥＴを有する半導体集積回路装置。 ２、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴ
が同一基板上に形成された相補型ＭＩＳＦＥＴを有する
半導体集積回路装置において、前記ｎチャネルＭＩＳＦ
ＥＴのゲート電極の導電型をｐ型で構成し、かつ、前記
ｐチャネルＭＩＳＦＥＴのゲート電極の導電型をｐ型で
構成したことを特徴とする相補型ＭＩＳＦＥＴを有する
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154554A JP2776891B2 (ja) | 1989-06-19 | 1989-06-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154554A JP2776891B2 (ja) | 1989-06-19 | 1989-06-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0321074A true JPH0321074A (ja) | 1991-01-29 |
| JP2776891B2 JP2776891B2 (ja) | 1998-07-16 |
Family
ID=15586790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154554A Expired - Fee Related JP2776891B2 (ja) | 1989-06-19 | 1989-06-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776891B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297296A (ja) * | 1994-04-23 | 1995-11-10 | Nec Corp | 半導体装置の製造方法 |
| WO2003009374A1 (en) * | 2001-07-16 | 2003-01-30 | Renesas Technology Corp. | Production method of semiconductor device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214958A (en) * | 1975-07-25 | 1977-02-04 | Hitachi Ltd | Cooling system for super cold temperature |
| JPS5413779A (en) * | 1977-07-04 | 1979-02-01 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5587486A (en) * | 1978-12-26 | 1980-07-02 | Fujitsu Ltd | Mis type semiconductor device |
| JPS62219966A (ja) * | 1986-03-22 | 1987-09-28 | Toshiba Corp | 半導体装置 |
| JPS6473676A (en) * | 1987-09-16 | 1989-03-17 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1989
- 1989-06-19 JP JP1154554A patent/JP2776891B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214958A (en) * | 1975-07-25 | 1977-02-04 | Hitachi Ltd | Cooling system for super cold temperature |
| JPS5413779A (en) * | 1977-07-04 | 1979-02-01 | Toshiba Corp | Semiconductor integrated circuit device |
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| JPS62219966A (ja) * | 1986-03-22 | 1987-09-28 | Toshiba Corp | 半導体装置 |
| JPS6473676A (en) * | 1987-09-16 | 1989-03-17 | Hitachi Ltd | Semiconductor integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297296A (ja) * | 1994-04-23 | 1995-11-10 | Nec Corp | 半導体装置の製造方法 |
| WO2003009374A1 (en) * | 2001-07-16 | 2003-01-30 | Renesas Technology Corp. | Production method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2776891B2 (ja) | 1998-07-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |