JPS6225457A - 縦形半導体装置の製造方法 - Google Patents
縦形半導体装置の製造方法Info
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- JPS6225457A JPS6225457A JP60164832A JP16483285A JPS6225457A JP S6225457 A JPS6225457 A JP S6225457A JP 60164832 A JP60164832 A JP 60164832A JP 16483285 A JP16483285 A JP 16483285A JP S6225457 A JPS6225457 A JP S6225457A
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- insulating film
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- semiconductor layer
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、縦形構造ＭＩＳ型半導体装置等の縦形半導体
装置の製造方法に関するものである。
装置の製造方法に関するものである。
従来の技術
Ｍｉｓ型半導体装置のうち、特にＭＯＳ ＦＥＴ（絶
縁ゲート型電界効果トランジスタ）は低耐圧、低電力用
デバイスとして良く知られていたが、最近では高耐圧、
大電力設計が可能となり、現在ではパワーデバイスとし
ても使用されるようになった。
縁ゲート型電界効果トランジスタ）は低耐圧、低電力用
デバイスとして良く知られていたが、最近では高耐圧、
大電力設計が可能となり、現在ではパワーデバイスとし
ても使用されるようになった。
次に、従来の高耐圧パワーＭＯＳ ＦＥＴとして知ら
れているＤ Ｓ Ａ （ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ
−Ａｌｉｇｎ−＋ｍｅｎｔ）構造のＦＥＴ （以下ＤＳ
Ａ−ＭＯ３ＦＥＴと称する）の製造方法について第２図
を参照して説明する。
れているＤ Ｓ Ａ （ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ
−Ａｌｉｇｎ−＋ｍｅｎｔ）構造のＦＥＴ （以下ＤＳ
Ａ−ＭＯ３ＦＥＴと称する）の製造方法について第２図
を参照して説明する。
ｎ゛゛半導体基板１上にｎ型エピタキシャル成長層２を
例えば比抵抗ｌＯ〜２５Ω値、厚み３０〜６０μｍ形成
後、表面からｐ゛型型半体体層３形成する。その後、ゲ
ート酸化膜５ａを約１０００人形゛成した様子を第２図
（Ａ）に示す。
例えば比抵抗ｌＯ〜２５Ω値、厚み３０〜６０μｍ形成
後、表面からｐ゛型型半体体層３形成する。その後、ゲ
ート酸化膜５ａを約１０００人形゛成した様子を第２図
（Ａ）に示す。
次に、ゲート電極となる多結晶シリコンパターン６を例
えば６０００人の厚さで形成しパターンが形成されてい
ない部分を開口窓として、ここにｐ型不純物、倒えばボ
ロンをイオンインプラし拡散処理を行うことにより開口
部の下方にｐ型半導体層４を形成する。この様子を、第
２図（Ｂ）に示す。このｐ型半導体層４がチャンネル領
域となる部分である。
えば６０００人の厚さで形成しパターンが形成されてい
ない部分を開口窓として、ここにｐ型不純物、倒えばボ
ロンをイオンインプラし拡散処理を行うことにより開口
部の下方にｐ型半導体層４を形成する。この様子を、第
２図（Ｂ）に示す。このｐ型半導体層４がチャンネル領
域となる部分である。
次に、前記開口部の中間部にフォトプロセスによりレジ
スト膜７を形成し、これら多結晶シリコンパターン６と
レジスト膜パターン７が形成されていない部分の酸化膜
５ａをエツチングにより除去する。この様子を第２図（
Ｃ）に示す。
スト膜７を形成し、これら多結晶シリコンパターン６と
レジスト膜パターン７が形成されていない部分の酸化膜
５ａをエツチングにより除去する。この様子を第２図（
Ｃ）に示す。
次に、イオンインプラによりｎ３型不純物、例えばリン
又は砒素等を打込みその後熱拡散、熱酸化を行うことに
よってＰ型子ヤンネル領域上にｎ゛゛半導体層（ソース
領域）８が形成される。
又は砒素等を打込みその後熱拡散、熱酸化を行うことに
よってＰ型子ヤンネル領域上にｎ゛゛半導体層（ソース
領域）８が形成される。
この様子を第２図（Ｄ）に示す。その後ＣＶＤ法にてＰ
ＳＧ膜５ｃを例えば８０００人の厚さで形成する。この
様子を第２図（Ｅ、 ）に示す。
ＳＧ膜５ｃを例えば８０００人の厚さで形成する。この
様子を第２図（Ｅ、 ）に示す。
次に、ｐ゛゛ソース領域３上の部分を異方性のエツチン
グを行うことによりＰＳＧ膜５ｃを除去して開口部を形
成し、その後、アルミ電極膜９を形成して、第２図（Ｆ
）に示す如き構造を得る。
グを行うことによりＰＳＧ膜５ｃを除去して開口部を形
成し、その後、アルミ電極膜９を形成して、第２図（Ｆ
）に示す如き構造を得る。
第３図は、第２図（Ｆ）の構造を平面図にて示しており
、第２図（Ｆ）は、第３図のＡ−Ａ ’線断面図である
。
、第２図（Ｆ）は、第３図のＡ−Ａ ’線断面図である
。
発明が解決しようとする問題点
従来構造において、スイッチングスピードを増す方法と
して、チャンネル長を小さくし、相互コンダクタンスｇ
ｍを大きくする方法のほかに、ゲート絶縁膜を薄くする
方法がある。この方法によるとゲート絶縁膜が薄いため
、しきい値電圧が小さくなり、スイッチングスピードも
増すが、それに伴って、ゲート・ドレイン間の容量が増
大し、むしろ最終的にはスイッチングスピードが遅くな
ってしまう。また、他の方法として、ゲート抵抗と呼ば
れる、ゲート電極の配線抵抗を小さくすることによって
、更に効率よくスイソチングスピ−ドを向上させること
が可能である。しかしながら、一般的には、従来構造の
Ｄ−ＭＯＳ ＦＥＴのゲート電極材料は、シリコンゲ
ートと呼ばれ、多くは多結晶シリコン膜を用いている。
して、チャンネル長を小さくし、相互コンダクタンスｇ
ｍを大きくする方法のほかに、ゲート絶縁膜を薄くする
方法がある。この方法によるとゲート絶縁膜が薄いため
、しきい値電圧が小さくなり、スイッチングスピードも
増すが、それに伴って、ゲート・ドレイン間の容量が増
大し、むしろ最終的にはスイッチングスピードが遅くな
ってしまう。また、他の方法として、ゲート抵抗と呼ば
れる、ゲート電極の配線抵抗を小さくすることによって
、更に効率よくスイソチングスピ−ドを向上させること
が可能である。しかしながら、一般的には、従来構造の
Ｄ−ＭＯＳ ＦＥＴのゲート電極材料は、シリコンゲ
ートと呼ばれ、多くは多結晶シリコン膜を用いている。
ゲート抵抗を下げるために多結晶シリコン膜を厚くする
場合には、この多結晶シリコン膜上に絶縁膜を介して設
けられるソースＡ１電極が、その多結晶シリコン膜の厚
さのために断切れしてしまうことがあった。
場合には、この多結晶シリコン膜上に絶縁膜を介して設
けられるソースＡ１電極が、その多結晶シリコン膜の厚
さのために断切れしてしまうことがあった。
更にまた、従来のＤ−ＭＯＳ ＦＥＴは、同一の拡散
窓からチャンネル領域の不純物拡散とソース領域の不純
物拡散を行なっている。そのため、チャンネル領域に濃
度勾配が生じ、ソースｎ゛型不純物拡散の不均一性によ
ってしきい値電圧のバラツキが生じ、生産性コストを著
しく低下させていた。
窓からチャンネル領域の不純物拡散とソース領域の不純
物拡散を行なっている。そのため、チャンネル領域に濃
度勾配が生じ、ソースｎ゛型不純物拡散の不均一性によ
ってしきい値電圧のバラツキが生じ、生産性コストを著
しく低下させていた。
その上、従来構造では、橿めて薄いゲート酸化膜上にゲ
ート電極用の多結晶シリコンパターンを配置しており、
ゲート多結晶シリコンパターンエツジに電界が集中して
、充分なゲート耐圧が得られず、また、ゲート酸化膜の
破壊が生じ、ゲート耐圧が零となってしまうこともしば
しば生じていた。
ート電極用の多結晶シリコンパターンを配置しており、
ゲート多結晶シリコンパターンエツジに電界が集中して
、充分なゲート耐圧が得られず、また、ゲート酸化膜の
破壊が生じ、ゲート耐圧が零となってしまうこともしば
しば生じていた。
本発明の目的は、前述したような従来技術の問題点を解
消した縦形半導体装置の製造方法を提供することである
。
消した縦形半導体装置の製造方法を提供することである
。
問題点を解決するための手段
本発明によれば、第１導電型の半導体基体の主面上に選
択的に第１絶縁膜パターンを有し、該選択的に設けられ
た第１絶縁膜パターンの両端部から続いて前記半導体基
体の主面に沿って延在する前記第１絶縁膜の厚さよりも
薄い厚さの第２絶縁膜を有し、前記第１絶縁膜の両側に
位置し且つ前記第２絶縁膜上に形成された半導体膜又は
導電体膜パターンを有し、前記第１絶縁膜の両側で前記
半導体基体の主面内で該主面に沿って延在する前記第１
導電型とは逆導電型の第２導電型の第１半導体層を有し
、前記第１絶縁膜の直下にて前記第１半導体層を突き抜
けて前記半導体基体の内部に達するように形成された前
記半導体基体よりも高濃度の第２半導体層を有し、前記
第１半導体層内にて前記半導体膜又は真電体膜パターン
及び前記第２絶縁膜パターンの下に一部が重なるように
形成された前記第１導電型の第３半導体層を有し、該第
３半導体層と前記第２半導体層との間に位置する前記第
１半導体層の主面での表面濃度は均一であるような縦形
半導体装置の製造方法は、前記第１導電型の半導体基体
を準備し、該半導体基体の主面上に前記第２絶縁膜とな
る絶縁膜を形成する工程と、核客色縁膜を通して前記半
導体基体へ前記第２導電型の不純物をイオン注入する工
程と、前記絶縁膜の上に前記半導体膜又は導電体膜パタ
ーンと、該半導体膜又は導電体膜パターンの上に耐酸化
絶縁膜とを選択的に形成する工程と、前記半導体膜又は
導電体膜パターン間の前記絶縁膜を選択的にエツチング
する工程と、前記絶縁膜をエツチングした部分を通して
前記半導体基体へ前記第１導電型の不純物をイオン注入
する工程と、熱酸化処理を施すことによって前記第１絶
縁膜、前記第１半導体層及び前記第２半導体層を同時に
形成する工程と、前記耐酸化′４７Ａ縁膜及び半導体膜
又は導電体膜パターンエツジをマスクにして不純物イオ
ン注入によって前記第３半浬体層を形成する工程とを含
む。
択的に第１絶縁膜パターンを有し、該選択的に設けられ
た第１絶縁膜パターンの両端部から続いて前記半導体基
体の主面に沿って延在する前記第１絶縁膜の厚さよりも
薄い厚さの第２絶縁膜を有し、前記第１絶縁膜の両側に
位置し且つ前記第２絶縁膜上に形成された半導体膜又は
導電体膜パターンを有し、前記第１絶縁膜の両側で前記
半導体基体の主面内で該主面に沿って延在する前記第１
導電型とは逆導電型の第２導電型の第１半導体層を有し
、前記第１絶縁膜の直下にて前記第１半導体層を突き抜
けて前記半導体基体の内部に達するように形成された前
記半導体基体よりも高濃度の第２半導体層を有し、前記
第１半導体層内にて前記半導体膜又は真電体膜パターン
及び前記第２絶縁膜パターンの下に一部が重なるように
形成された前記第１導電型の第３半導体層を有し、該第
３半導体層と前記第２半導体層との間に位置する前記第
１半導体層の主面での表面濃度は均一であるような縦形
半導体装置の製造方法は、前記第１導電型の半導体基体
を準備し、該半導体基体の主面上に前記第２絶縁膜とな
る絶縁膜を形成する工程と、核客色縁膜を通して前記半
導体基体へ前記第２導電型の不純物をイオン注入する工
程と、前記絶縁膜の上に前記半導体膜又は導電体膜パタ
ーンと、該半導体膜又は導電体膜パターンの上に耐酸化
絶縁膜とを選択的に形成する工程と、前記半導体膜又は
導電体膜パターン間の前記絶縁膜を選択的にエツチング
する工程と、前記絶縁膜をエツチングした部分を通して
前記半導体基体へ前記第１導電型の不純物をイオン注入
する工程と、熱酸化処理を施すことによって前記第１絶
縁膜、前記第１半導体層及び前記第２半導体層を同時に
形成する工程と、前記耐酸化′４７Ａ縁膜及び半導体膜
又は導電体膜パターンエツジをマスクにして不純物イオ
ン注入によって前記第３半浬体層を形成する工程とを含
む。
実施例
次に、添付図面の第１図に基づいて本発明の実施例につ
いて本発明をより詳細に説明する。
いて本発明をより詳細に説明する。
第１図（Ａ）から（Ｅ）は、本発明の一実施例としての
ＭＯＳ ＦＥＴの製造工程を説明するための断面構造
図である。以下、この第１図を参照して、本発明のこの
実施例の製造方法について説明する。
ＭＯＳ ＦＥＴの製造工程を説明するための断面構造
図である。以下、この第１図を参照して、本発明のこの
実施例の製造方法について説明する。
まず、高濃度ｎ゛゛半導体基板１上に、これよりも低濃
度のｎ−型半導体層２を形成した後、選択的にｐ゛型型
温導体層３形成し、その後ゲート絶縁膜となる酸化膜５
ａを約５００人の厚さに形成し、この酸化膜５ａを通し
てｐ型の不純物４ａをイオン注入する。その後、酸化膜
５ａの上に、ゲート電極用としての多結晶シリコン膜パ
ターン６を約５０００人厚さに、また、これら多結晶シ
リコン膜パターン６の上に耐酸化性絶縁膜１）を約２０
００人厚さに選択的に形成し、その後、多結晶シリコン
膜パターン６間の酸化膜５ａを選択的にエツチングし、
低濃度で、ｎ型の不純物１２ａをイオン注入する。この
状態を第１図（Ａ）に示している。第１図（Ａ）におい
て、参照番号７は、フォトレジストを示している。
度のｎ−型半導体層２を形成した後、選択的にｐ゛型型
温導体層３形成し、その後ゲート絶縁膜となる酸化膜５
ａを約５００人の厚さに形成し、この酸化膜５ａを通し
てｐ型の不純物４ａをイオン注入する。その後、酸化膜
５ａの上に、ゲート電極用としての多結晶シリコン膜パ
ターン６を約５０００人厚さに、また、これら多結晶シ
リコン膜パターン６の上に耐酸化性絶縁膜１）を約２０
００人厚さに選択的に形成し、その後、多結晶シリコン
膜パターン６間の酸化膜５ａを選択的にエツチングし、
低濃度で、ｎ型の不純物１２ａをイオン注入する。この
状態を第１図（Ａ）に示している。第１図（Ａ）におい
て、参照番号７は、フォトレジストを示している。
続いて、熱酸化工程を施すことによってｎ−型半導体層
２の主面を酸化して厚い約１μｍ厚さの酸化膜５ｄ＋及
び５ｄｚを形成すると同時に、この熱処理によって、ｐ
型不純物４ａ及びｎ型不純物１２ａを拡散させて、ｐ型
半導体層４及びｎ型半導体層１２ｂを形成する。この状
態を、第１図（Ｂ）に示している。
２の主面を酸化して厚い約１μｍ厚さの酸化膜５ｄ＋及
び５ｄｚを形成すると同時に、この熱処理によって、ｐ
型不純物４ａ及びｎ型不純物１２ａを拡散させて、ｐ型
半導体層４及びｎ型半導体層１２ｂを形成する。この状
態を、第１図（Ｂ）に示している。
次に、第１図（Ｃ）に示すように、酸化膜５ｄ。
を選択的にエツチングし、残された酸化膜５ａｚ及び耐
酸化絶縁膜１）及び多結晶シリコン膜６をマスクとして
不純物イオン注入することによってソースｎ°型半導体
層８を選択的に形成する。
酸化絶縁膜１）及び多結晶シリコン膜６をマスクとして
不純物イオン注入することによってソースｎ°型半導体
層８を選択的に形成する。
続いて、第１図（Ｄ）に示すように、再度熱酸化工程を
施し、約２０００人の厚さの酸化膜５ｆを形成し、耐酸
化絶縁膜１）を選択的にエツチングし、そして、この上
に、ゲート抵抗を下げる目的で、ゲート電極膜として他
の多結晶シリコン膜１３を形成して多結晶シリコン膜６
を相互接続させる。
施し、約２０００人の厚さの酸化膜５ｆを形成し、耐酸
化絶縁膜１）を選択的にエツチングし、そして、この上
に、ゲート抵抗を下げる目的で、ゲート電極膜として他
の多結晶シリコン膜１３を形成して多結晶シリコン膜６
を相互接続させる。
続いて、第１図（Ｅ）に示すように、ＣＶＤ法にて、Ｐ
ＳＧ膜５Ｃを約５０００人厚に形成し、選択的にコンタ
クトホールを形成し、Ａｌ金属電極膜９を約３．５μｍ
程に形成して縦形構造のＭＯＳＦＥＴを完成する。この
実施例では、酸化膜５ｆは、ゲート電極６の酸化膜５ｄ
＋の反対側のパターンエツジの側に残されている。
ＳＧ膜５Ｃを約５０００人厚に形成し、選択的にコンタ
クトホールを形成し、Ａｌ金属電極膜９を約３．５μｍ
程に形成して縦形構造のＭＯＳＦＥＴを完成する。この
実施例では、酸化膜５ｆは、ゲート電極６の酸化膜５ｄ
＋の反対側のパターンエツジの側に残されている。
ｎ型半導体Ｊｉｆ１２ｂとソースｎ°型半導体層８との
間のｐ型半導体層４の主面に沿う長さであるチャンネル
長は、ｎ゛型型半体体層８拡散の深さと、ｎ型半導体層
１２ｂの拡散の深さとで決定されるが、この実施例では
、ｎ型半導体層１２ｂは低濃度であるため、その後の熱
処理での変化が少なく、従って、ソースｎ＋型半導体Ｎ
８の深さで調整することができる。
間のｐ型半導体層４の主面に沿う長さであるチャンネル
長は、ｎ゛型型半体体層８拡散の深さと、ｎ型半導体層
１２ｂの拡散の深さとで決定されるが、この実施例では
、ｎ型半導体層１２ｂは低濃度であるため、その後の熱
処理での変化が少なく、従って、ソースｎ＋型半導体Ｎ
８の深さで調整することができる。
前述した実施例において、耐酸化絶縁膜は、シリコンチ
ッ化膜や、アルミナ膜等でよい、また、ゲート電極膜１
３としては、多結晶シリコン膜の代りに、モリブデンシ
リサイド、チタンシリサイド、クロムシリサイド、ニッ
ケルシリサイド等のメタルシリサイドを使用してもよい
。
ッ化膜や、アルミナ膜等でよい、また、ゲート電極膜１
３としては、多結晶シリコン膜の代りに、モリブデンシ
リサイド、チタンシリサイド、クロムシリサイド、ニッ
ケルシリサイド等のメタルシリサイドを使用してもよい
。
更にまた、前述した実施例において、各半導体層のｐ型
とｎ型とは逆にしても良い。また、多結晶シリコンには
、ｎ又はｐ型不純物イオンがドープされている。
とｎ型とは逆にしても良い。また、多結晶シリコンには
、ｎ又はｐ型不純物イオンがドープされている。
発明の効果
前述したように、本発明の縦形半導体装置の構造によれ
ば、ＭＯＳ ＦＥＴのスイッチングスピードを増すた
めゲート絶縁膜５ａを薄＜シても、ゲート電極６におい
てチャンネル領域上以外ではＭＯ３動作に必要のないド
レイン領域に容量の小さい厚い絶Ｉ［ｓａ＋を設けてい
るので、ソースドレイン間容量を小さくすることができ
る。換言するならば、本発明では、自己整合的にゲート
絶縁膜の中心部に厚い絶縁膜５ｄ＋を設け、その両側に
スイッチングスピードを向上させるために薄いゲート１
！を縁膜５ａを形成することで、極力容量を減らすよう
にしているのである。
ば、ＭＯＳ ＦＥＴのスイッチングスピードを増すた
めゲート絶縁膜５ａを薄＜シても、ゲート電極６におい
てチャンネル領域上以外ではＭＯ３動作に必要のないド
レイン領域に容量の小さい厚い絶Ｉ［ｓａ＋を設けてい
るので、ソースドレイン間容量を小さくすることができ
る。換言するならば、本発明では、自己整合的にゲート
絶縁膜の中心部に厚い絶縁膜５ｄ＋を設け、その両側に
スイッチングスピードを向上させるために薄いゲート１
！を縁膜５ａを形成することで、極力容量を減らすよう
にしているのである。
その上、本発明によれば、ゲート絶縁膜の中心部に設け
た厚い絶縁膜５ｄ＋ は、ｎ−型半導体層２を耐酸化絶
縁膜１）によって選択的に酸化することによって形成し
ているので、パターンエツジがきわめて滑らかに形成さ
れ、ゲート多結晶シリコンパターン６との段差かほどん
ど生しない。従って、これらの上部に配置されるソース
電極Ａｌ膜９の断切れの生ずる心配がない。更にまた、
本発明の前述した実施例では、ゲート電極用多結晶シリ
コン膜６上に耐酸化絶縁膜１）を設け、セル中のソース
領域８上に約２０００人厚度の厚さの酸化膜５ｆを形成
しているので、ゲート耐圧を極めて高いものとすること
ができる。
た厚い絶縁膜５ｄ＋ は、ｎ−型半導体層２を耐酸化絶
縁膜１）によって選択的に酸化することによって形成し
ているので、パターンエツジがきわめて滑らかに形成さ
れ、ゲート多結晶シリコンパターン６との段差かほどん
ど生しない。従って、これらの上部に配置されるソース
電極Ａｌ膜９の断切れの生ずる心配がない。更にまた、
本発明の前述した実施例では、ゲート電極用多結晶シリ
コン膜６上に耐酸化絶縁膜１）を設け、セル中のソース
領域８上に約２０００人厚度の厚さの酸化膜５ｆを形成
しているので、ゲート耐圧を極めて高いものとすること
ができる。
また、前述したように、本発明では、チャンネル領域４
とソースｎ゛型半導体層８とを従来の如く同一拡散窓か
ら形成していないので、チャンネル領域４の主面方向に
沿っての？二度勾配が生ずるようなことがなく、ソース
ｎ゛型半導体Ｎ８の拡散の深さの不均一性から生じるし
きい値電圧のバラツキの問題を解決できる。この点をよ
り詳細に述べると、前述した本発明の実施例では、チャ
ンネル領域を従来の如くゲート電極用多結晶シリコンパ
ターンを拡散マスクとして形成するのでなく、ゲート電
極用多結晶シリコンパターンを形成する前にイオン注入
によってｎ−型半導体層２の主面上から打ち込んだｎ型
不純物イオンをその後の拡散処理してｎ型半導体層４を
形成しているので、ｎ型半導体層４の主面に沿っての濃
度、すなわち、チャンネル領域での濃度が均一なものと
され、このために、しきい値電圧を一定にすることが可
能とされている。
とソースｎ゛型半導体層８とを従来の如く同一拡散窓か
ら形成していないので、チャンネル領域４の主面方向に
沿っての？二度勾配が生ずるようなことがなく、ソース
ｎ゛型半導体Ｎ８の拡散の深さの不均一性から生じるし
きい値電圧のバラツキの問題を解決できる。この点をよ
り詳細に述べると、前述した本発明の実施例では、チャ
ンネル領域を従来の如くゲート電極用多結晶シリコンパ
ターンを拡散マスクとして形成するのでなく、ゲート電
極用多結晶シリコンパターンを形成する前にイオン注入
によってｎ−型半導体層２の主面上から打ち込んだｎ型
不純物イオンをその後の拡散処理してｎ型半導体層４を
形成しているので、ｎ型半導体層４の主面に沿っての濃
度、すなわち、チャンネル領域での濃度が均一なものと
され、このために、しきい値電圧を一定にすることが可
能とされている。
その上、本発明の構造では、ゲート多結晶シリコン６の
中心部からｐ型チャンネル領域４を分離するｎ型半導体
層１２ｂがイオン注入にて形成されており、電子はソー
スｎ０型半導体層８からチャンネル領域４を通って、更
にそのｎ型半導体層１２ｂのドレイン領域を通ってｎ゛
型半導体基板へ到達し裏面より取り出される。そのため
、チャンネル領域とチャンネル領域の間のｎ型半導体層
１２ｂの濃度がｎ−型半導体層２の濃度よりも高いので
、ゲート電極用多結晶シリコンパターン６の幅を小さく
しても、従来構造では生じていたようなオン抵抗が下が
ってしまうような問題点は生じない、そのため、さらに
ゲート多結晶シリコンパターン幅を微細化でき、その分
チャンネル領域を増し、チャンネル幅を長くし、オン抵
抗も減らすことができる。
中心部からｐ型チャンネル領域４を分離するｎ型半導体
層１２ｂがイオン注入にて形成されており、電子はソー
スｎ０型半導体層８からチャンネル領域４を通って、更
にそのｎ型半導体層１２ｂのドレイン領域を通ってｎ゛
型半導体基板へ到達し裏面より取り出される。そのため
、チャンネル領域とチャンネル領域の間のｎ型半導体層
１２ｂの濃度がｎ−型半導体層２の濃度よりも高いので
、ゲート電極用多結晶シリコンパターン６の幅を小さく
しても、従来構造では生じていたようなオン抵抗が下が
ってしまうような問題点は生じない、そのため、さらに
ゲート多結晶シリコンパターン幅を微細化でき、その分
チャンネル領域を増し、チャンネル幅を長くし、オン抵
抗も減らすことができる。
また、本発明の製造方法では、縦形ＭＯ３ＦＥＴにおい
て、チャンネル領域を形成するｎ型不純物イオンと、ゲ
ート多結晶シリコンパターンの中心部にｎ型の不純物イ
オンを注入しておき、同時にｎ型半導体層４とｎ型半導
体層１２ｂを熱処理にて拡散形成しているので、これら
半導体層を浅く形成することが可能である。このように
チャンネルｐ型拡散層、ソース拡散層を浅くできるとい
うことで、相互コンダクタンスｇｍ、オン抵抗、スイッ
チングスピード等の性能を更に向上させることかできる
。
て、チャンネル領域を形成するｎ型不純物イオンと、ゲ
ート多結晶シリコンパターンの中心部にｎ型の不純物イ
オンを注入しておき、同時にｎ型半導体層４とｎ型半導
体層１２ｂを熱処理にて拡散形成しているので、これら
半導体層を浅く形成することが可能である。このように
チャンネルｐ型拡散層、ソース拡散層を浅くできるとい
うことで、相互コンダクタンスｇｍ、オン抵抗、スイッ
チングスピード等の性能を更に向上させることかできる
。
また、本発明の実施例の如く、ゲート電極用多結晶シリ
コン膜６をゲート電極膜１３にて相互接続することによ
って、ゲート抵抗を更に下げてスイッチングスピードを
さらに向上させることができる。
コン膜６をゲート電極膜１３にて相互接続することによ
って、ゲート抵抗を更に下げてスイッチングスピードを
さらに向上させることができる。
第１図（Ａ）から（Ｅ）は、本発明の一実施例としての
ＭＯＳ ＦＥＴの製造工程を説明するための断面構造
図、第２（Ａ）から（Ｆ）は従来のＤＳＡ−ＭＯＳ
ＦＥＴの製造方法の一例を説明するための断面構造図、
第３図は第２図（Ｆ）に示すＤＳＡ−ＭＯＳ ＦＥＴ
の部分平面図である。 １・・・ｎ゛型半導体基体、２・・・ｎ−型半導体層、
３・・・ｐ゛半導体体層、４・・・ｐ型半導体層、５ａ
・・・ゲート酸化膜、５ａ＋、５ｆ・・・酸化膜、５Ｃ
・・・ＰＳＧ膜、６・・・ゲート電極用多結晶シリコン
膜、８・・・ソースｎ゛型半導体層、９・・・Ａ ’ｌ
金属電極膜、１）・・・耐酸化絶縁膜、１２ａ・・・ｎ
型不純物イオン、１２ｂ・・・ｎ型半導体層、１３・・
・ゲート電極膜。 １図 第２図 手続補正書（方式） 特許庁長官 宇 賀 道 部 殿 １２事件の表示 昭和６０年特許願第１６４８３２
号２、発明の名称 縦形半導体装置の製造方法３、補
正をする者 事件との関係 出願人 名 称 （３０６）ティーディーケイ株式会社４、代理
人
ＭＯＳ ＦＥＴの製造工程を説明するための断面構造
図、第２（Ａ）から（Ｆ）は従来のＤＳＡ−ＭＯＳ
ＦＥＴの製造方法の一例を説明するための断面構造図、
第３図は第２図（Ｆ）に示すＤＳＡ−ＭＯＳ ＦＥＴ
の部分平面図である。 １・・・ｎ゛型半導体基体、２・・・ｎ−型半導体層、
３・・・ｐ゛半導体体層、４・・・ｐ型半導体層、５ａ
・・・ゲート酸化膜、５ａ＋、５ｆ・・・酸化膜、５Ｃ
・・・ＰＳＧ膜、６・・・ゲート電極用多結晶シリコン
膜、８・・・ソースｎ゛型半導体層、９・・・Ａ ’ｌ
金属電極膜、１）・・・耐酸化絶縁膜、１２ａ・・・ｎ
型不純物イオン、１２ｂ・・・ｎ型半導体層、１３・・
・ゲート電極膜。 １図 第２図 手続補正書（方式） 特許庁長官 宇 賀 道 部 殿 １２事件の表示 昭和６０年特許願第１６４８３２
号２、発明の名称 縦形半導体装置の製造方法３、補
正をする者 事件との関係 出願人 名 称 （３０６）ティーディーケイ株式会社４、代理
人
Claims (4)
- （１）第１導電型の半導体基体の主面上に選択的に第１
絶縁膜パターンを有し、該選択的に設けられた第１絶縁
膜パターンの両端部から続いて前記半導体基体の主面に
沿って延在する前記第１絶縁膜の厚さよりも薄い厚さの
第２絶縁膜を有し、前記第１絶縁膜の両側に位置し且つ
前記第２絶縁膜上に形成された半導体膜又は導電体膜パ
ターンを有し、前記第１絶縁膜の両側で前記半導体基体
の主面内で該主面に沿って延在する前記第１導電型とは
逆導電型の第２導電型の第１半導体層を有し、前記第１
絶縁膜の直下にて前記第１半導体層を突き抜けて前記半
導体基体の内部に達するように形成された前記半導体基
体よりも高濃度の第２半導体層を有し、前記第１半導体
層内にて前記半導体膜又は導電体膜パターン及び前記第
２絶縁膜パターンの下に一部が重なるように形成された
前記第１導電型の第３半導体層を有し、該第３半導体層
と前記第２半導体層との間に位置する前記第１半導体層
の主面での表面濃度は均一であるような縦形半導体装置
の製造方法において、前記第１導電型の半導体基体を準
備し、該半導体基体の主面上に前記第２絶縁膜となる絶
縁膜を形成する工程と、該絶縁膜を通して前記半導体基
体へ前記第２導電型の不純物をイオン注入する工程と、
前記絶縁膜の上に前記半導体膜又は導電体膜パターンと
、前記半導体膜又は導電体膜パターンの上に耐酸化絶縁
膜とを選択的に形成する工程と、前記半導体膜又は導電
体膜パターン間の前記絶縁膜を選択的にエッチングする
工程と、前記絶縁膜をエッチングした部分を通して前記
半導体基体へ前記第１導電型の不純物をイオン注入する
工程と、熱酸化処理を施すことによって前記第１絶縁膜
、前記第１半導体層及び前記第２半導体層を同時に形成
する工程と、前記耐酸化絶縁膜及び半導体膜又は導電体
膜パターンエッジをマスクにして不純物イオン注入によ
って前記第３半導体層を形成する工程とを含むことを特
徴とする縦形半導体装置の製造方法。 - （２）前記第２絶縁膜は、酸化処理によって形成され、
前記第２絶縁膜に続いて、前記第１絶縁膜とは反対の側
にも、前記第３半導体層上に沿って酸化膜を形成する特
許請求の範囲第（１）項記載の縦形半導体装置の製造方
法。 - （３）前記第１絶縁膜の両側の前記半導体膜又は導電体
膜を相互接続する別の半導体膜又は導電体膜を、それら
半導体膜又は導電体膜及び第１絶縁膜上に形成する縦形
半導体装置の製造方法。 - （４）前記別の半導体膜又は導電体膜は、多結晶シリコ
ン又はメタルシリサイド又は高融点メタルである特許請
求の範囲第（３）記載の縦形半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164832A JPS6225457A (ja) | 1985-07-25 | 1985-07-25 | 縦形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164832A JPS6225457A (ja) | 1985-07-25 | 1985-07-25 | 縦形半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6225457A true JPS6225457A (ja) | 1987-02-03 |
Family
ID=15800776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164832A Pending JPS6225457A (ja) | 1985-07-25 | 1985-07-25 | 縦形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225457A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645070A (en) * | 1987-06-26 | 1989-01-10 | Nec Corp | Vertical insulated gate field effect transistor |
| JPH01183856A (ja) * | 1988-01-18 | 1989-07-21 | Matsushita Electric Works Ltd | 二重拡散型電界効果半導体装置の製法 |
| JPH01291469A (ja) * | 1988-05-19 | 1989-11-24 | Sanyo Electric Co Ltd | パワーｍｏｓｆｅｔの製造方法 |
| JPH02144970A (ja) * | 1988-11-26 | 1990-06-04 | Shindengen Electric Mfg Co Ltd | Ｍｏｓ電界効果トランジスタ |
| EP0747968A1 (en) * | 1995-06-07 | 1996-12-11 | STMicroelectronics, Inc. | Structure and process for reducing the on-resistance of MOS-gated power devices |
-
1985
- 1985-07-25 JP JP60164832A patent/JPS6225457A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645070A (en) * | 1987-06-26 | 1989-01-10 | Nec Corp | Vertical insulated gate field effect transistor |
| JPH01183856A (ja) * | 1988-01-18 | 1989-07-21 | Matsushita Electric Works Ltd | 二重拡散型電界効果半導体装置の製法 |
| JPH01291469A (ja) * | 1988-05-19 | 1989-11-24 | Sanyo Electric Co Ltd | パワーｍｏｓｆｅｔの製造方法 |
| JPH02144970A (ja) * | 1988-11-26 | 1990-06-04 | Shindengen Electric Mfg Co Ltd | Ｍｏｓ電界効果トランジスタ |
| EP0747968A1 (en) * | 1995-06-07 | 1996-12-11 | STMicroelectronics, Inc. | Structure and process for reducing the on-resistance of MOS-gated power devices |
| US5869371A (en) * | 1995-06-07 | 1999-02-09 | Stmicroelectronics, Inc. | Structure and process for reducing the on-resistance of mos-gated power devices |
| US6046473A (en) * | 1995-06-07 | 2000-04-04 | Stmicroelectronics, Inc. | Structure and process for reducing the on-resistance of MOS-gated power devices |
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