JPH0321153A - 信号装置 - Google Patents
信号装置Info
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- JPH0321153A JPH0321153A JP2068296A JP6829690A JPH0321153A JP H0321153 A JPH0321153 A JP H0321153A JP 2068296 A JP2068296 A JP 2068296A JP 6829690 A JP6829690 A JP 6829690A JP H0321153 A JPH0321153 A JP H0321153A
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- circuit
- buffer memory
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- 230000011664 signaling Effects 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 4
- 230000008859 change Effects 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000003139 buffering effect Effects 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２つめるいはそれ以上のノード間のデータ伝
送プロトコルを国際標準であるＣＣＩＴＴＮｏ．７共通
線信号方式に準拠した伝送方式をとるデタ伝送装置に関
し、特にその信月装置に関するものである。
送プロトコルを国際標準であるＣＣＩＴＴＮｏ．７共通
線信号方式に準拠した伝送方式をとるデタ伝送装置に関
し、特にその信月装置に関するものである。
交換接続を実行するには端末・交換機間，交換機・交換
機間において、各種制御＋＊報のやジとシを行なう必要
がある。この信号送受に関し信号方式（Ｓｉｇｎａｌｌ
ｉｎｇ ｓｙｓｔｅｍ ）が規定されている。
機間において、各種制御＋＊報のやジとシを行なう必要
がある。この信号送受に関し信号方式（Ｓｉｇｎａｌｌ
ｉｎｇ ｓｙｓｔｅｍ ）が規定されている。
第５ＭはＮｏ．７共通線信号方式（ ｃｏｒｎｍｏｎ
ｃｈａｎｎｅｌＳｉｇｎａｌｌｉｎｇ ｓｙｓｔｅｍ
）の一構成例を示す図である。電子交換機４１．４２で
は、両局の制御装置４３．４４を信号装置４５．４６を
介してＮα７信号回線４８で直結させている。各通信回
線４７の制御信号はすべてこの共通の信号回線４８を介
してやりとシされ、交換処理が行なわれる。そして、こ
の胤７信号方式では、フィルイン信号（ＦＩＳＵ）が用
いられている。このＦＩＳＵは送出すべきメノセージ信
号（ＭＳＵ）がない場合、回線上を充すという意味で常
に送出される。ＣＣＩＴＴ勧告では、ＦＩＳＵの送出周
期は何ら規定されていない。現実には受信側の信号装置
に設けるパッファメモリの容量やプロセッサの処理能力
から、ある一定周期で送出するようにノード間で取ｂ決
めを行っている。
ｃｈａｎｎｅｌＳｉｇｎａｌｌｉｎｇ ｓｙｓｔｅｍ
）の一構成例を示す図である。電子交換機４１．４２で
は、両局の制御装置４３．４４を信号装置４５．４６を
介してＮα７信号回線４８で直結させている。各通信回
線４７の制御信号はすべてこの共通の信号回線４８を介
してやりとシされ、交換処理が行なわれる。そして、こ
の胤７信号方式では、フィルイン信号（ＦＩＳＵ）が用
いられている。このＦＩＳＵは送出すべきメノセージ信
号（ＭＳＵ）がない場合、回線上を充すという意味で常
に送出される。ＣＣＩＴＴ勧告では、ＦＩＳＵの送出周
期は何ら規定されていない。現実には受信側の信号装置
に設けるパッファメモリの容量やプロセッサの処理能力
から、ある一定周期で送出するようにノード間で取ｂ決
めを行っている。
ＦＩＳＵ関連の送受信処理は通常ハード（ファムウエア
）で行うため、プロセッサの処理能力などから、もしＦ
ＩＳＵを常に送受信するようにすると受信側のパツファ
メモリがすぐにオーバーフローしてしまい、輻棲発生の
原因となってしまう。
）で行うため、プロセッサの処理能力などから、もしＦ
ＩＳＵを常に送受信するようにすると受信側のパツファ
メモリがすぐにオーバーフローしてしまい、輻棲発生の
原因となってしまう。
そのため、もし信号装置のインプリメントが異る交換機
間をＡ７信号方式の信号リングで接続した時、片方がＦ
ＩＳＵ送出を常に行い、他方は一定周期での送受信を前
提としたものであると、受信バッファメモリの容量を必
要以上に太きくしなければならず、會た処理のオーバヘ
ッドが増大し、信号処理が大幅にダウンすることになる
などの問題がある。
間をＡ７信号方式の信号リングで接続した時、片方がＦ
ＩＳＵ送出を常に行い、他方は一定周期での送受信を前
提としたものであると、受信バッファメモリの容量を必
要以上に太きくしなければならず、會た処理のオーバヘ
ッドが増大し、信号処理が大幅にダウンすることになる
などの問題がある。
このような問題点を解決するため、本発明の信号装置は
、２つあるいはそれ以上のノード間を回線で結ぶリンク
レイヤプロトコイルヲＣｃＩ ＴＴ Ｎｏ．７信号方式
に準拠し、その受信信号（データ）を検出してオクテッ
ト単位に出力する受信検出手段と、ダイレクトメモリア
クセスモードでオクテット単位に格納するバッファメモ
リおよび上記陽７信号方式の処理手段を具備し、前記受
信検出手段からの出力データを前記バッファメモリに格
納する前に、フィルイン信号（ＦＩＳＵ） とそれ以
外の信号（データ）とを判別し、該フィルイン信号検出
時そのシーケンス番号と状態表示ビットが最後に変化し
た内容から更に変化したかを判別して、その変化したフ
ィルイン信号のみを前記バッ７アメモリに格納するよう
にしたものである。
、２つあるいはそれ以上のノード間を回線で結ぶリンク
レイヤプロトコイルヲＣｃＩ ＴＴ Ｎｏ．７信号方式
に準拠し、その受信信号（データ）を検出してオクテッ
ト単位に出力する受信検出手段と、ダイレクトメモリア
クセスモードでオクテット単位に格納するバッファメモ
リおよび上記陽７信号方式の処理手段を具備し、前記受
信検出手段からの出力データを前記バッファメモリに格
納する前に、フィルイン信号（ＦＩＳＵ） とそれ以
外の信号（データ）とを判別し、該フィルイン信号検出
時そのシーケンス番号と状態表示ビットが最後に変化し
た内容から更に変化したかを判別して、その変化したフ
ィルイン信号のみを前記バッ７アメモリに格納するよう
にしたものである。
したがって、本発明によれば、受信したフィルイン信号
つま，９ＦＩＳＵのすべてをバッファメモリに格納する
ことなく、処理が必要なＦＩＳＵのみを３ バツ７アメモリに格納することができる。
つま，９ＦＩＳＵのすべてをバッファメモリに格納する
ことなく、処理が必要なＦＩＳＵのみを３ バツ７アメモリに格納することができる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明による信号装置の一実施例を示すブロッ
ク図である。ここで、１はノード間を結ぶ回線、２はこ
の回線１と接続され受信した信号（データ）をシリアル
／パラレル変換して１オクテット単位に出力する機能を
もつ送受信回路（ＵＲＴ）、３は送受信回路２と接続さ
れる周辺制御回路で、タイミング作或回路３１とカウン
タ３２，アンド回路３３で構成される。４は周辺制御回
路３とそれを介して接続されるＤＭＡ（ダイレクトメモ
リアクセス）回路で、アドレス作成回路４１と書込制御
回路４２，アンド回路４３で構成される。
ク図である。ここで、１はノード間を結ぶ回線、２はこ
の回線１と接続され受信した信号（データ）をシリアル
／パラレル変換して１オクテット単位に出力する機能を
もつ送受信回路（ＵＲＴ）、３は送受信回路２と接続さ
れる周辺制御回路で、タイミング作或回路３１とカウン
タ３２，アンド回路３３で構成される。４は周辺制御回
路３とそれを介して接続されるＤＭＡ（ダイレクトメモ
リアクセス）回路で、アドレス作成回路４１と書込制御
回路４２，アンド回路４３で構成される。
５はＤＭＡ回路４のＤＭＡモードによシ送受信回路２で
検出される信号を１オクテット単位に格納するバッファ
メモリでろる。１たＮ６ａｌ６ｂおよび６ｃは送受信回
路２で検出される信号を順に保持するバイトレジスタ、
７ａ，７ｂは各バイトレジスタ６ｂ，４ ６Ｃに保持する内容と各レジスタ８ａｌ８ｂに保持した
内容とをそれぞれ比較するマッチ回路であり、これらレ
ジスタ９ｍ，９ｂは、ＦＩＳ［Ｊ検出時そのシケンス番
号と状態表示ビットが最後に変更になった内容を保持す
るようになっている。９は上位ＣＰＵのデータ用メモリ
リード線、１０はメモリーリード時の制御信号線である
。
検出される信号を１オクテット単位に格納するバッファ
メモリでろる。１たＮ６ａｌ６ｂおよび６ｃは送受信回
路２で検出される信号を順に保持するバイトレジスタ、
７ａ，７ｂは各バイトレジスタ６ｂ，４ ６Ｃに保持する内容と各レジスタ８ａｌ８ｂに保持した
内容とをそれぞれ比較するマッチ回路であり、これらレ
ジスタ９ｍ，９ｂは、ＦＩＳ［Ｊ検出時そのシケンス番
号と状態表示ビットが最後に変更になった内容を保持す
るようになっている。９は上位ＣＰＵのデータ用メモリ
リード線、１０はメモリーリード時の制御信号線である
。
そして、送受信回路２からの受信データをパツファメモ
リ５に格納する前に、そのＦＩＳＵとそれ以前の信号と
を判別するとともに、該ＦＩＳＵの検出時にそのシーケ
ンス番号と状態表示ビツｌ・が最後に変化した内容から
更に変化したのかを各マッチ回路７ａ，７ｂで判別した
うえ、その変化したＦＩＳＵのみをバッファメモリ５に
格納するものとなっている。なお、第１図中各端子、■
〜■は同じ番号の端子とそれぞれ接続されるものである
。
リ５に格納する前に、そのＦＩＳＵとそれ以前の信号と
を判別するとともに、該ＦＩＳＵの検出時にそのシーケ
ンス番号と状態表示ビツｌ・が最後に変化した内容から
更に変化したのかを各マッチ回路７ａ，７ｂで判別した
うえ、その変化したＦＩＳＵのみをバッファメモリ５に
格納するものとなっている。なお、第１図中各端子、■
〜■は同じ番号の端子とそれぞれ接続されるものである
。
次に、上記実施例の動作を第２図および第３図ないし第
４図を参照して説明する。ここで、第２図は実施例の動
作タイムチャート、第３図はそのフローチャート、第４
図は受信信号のフォーマットであり、第４図中、記号Ｆ
はフラグを、同じくＢＳＮは逆方向ンーケンス番号を、
ＢＩＢは逆方向状態表示ビットをそれぞれ示す。また、
ＦＳＮは順方向シーケンス番号を、ＦＩＢは順方向状態
表示ビットを、ＬＩは信号長表示をそれぞれ示し、との
ＬＩが［，■＝ｏＪのときＦＩＳＵとなる。ただし、Ｐ
ＲＩは優先度表示のフィールドを示す。 なお、第２図
（龜）〜（ｇ）の各信号をそれに対応して記号ａ〜ｇで
表わし、それらを第１図の各部に付してある。
４図を参照して説明する。ここで、第２図は実施例の動
作タイムチャート、第３図はそのフローチャート、第４
図は受信信号のフォーマットであり、第４図中、記号Ｆ
はフラグを、同じくＢＳＮは逆方向ンーケンス番号を、
ＢＩＢは逆方向状態表示ビットをそれぞれ示す。また、
ＦＳＮは順方向シーケンス番号を、ＦＩＢは順方向状態
表示ビットを、ＬＩは信号長表示をそれぞれ示し、との
ＬＩが［，■＝ｏＪのときＦＩＳＵとなる。ただし、Ｐ
ＲＩは優先度表示のフィールドを示す。 なお、第２図
（龜）〜（ｇ）の各信号をそれに対応して記号ａ〜ｇで
表わし、それらを第１図の各部に付してある。
しかして、第３図に釦いて、送受信回路２が回線１から
送られてくる信号（データ）を受信すると（ステップ２
０）、この送受信回路２は、その受信データをシリアル
／パラレル変換してｌオクテット単位に出力し、壕た周
辺制御回路３の中のタイミング作成回路３１とカウンタ
３２を起動し、そのデータが、周辺制御回路３の中のタ
イミング作成回路３１で作成されるタイミング信号によ
シ各バイトレジスタ５ａ，５ｂおよび６ｃの順に格納さ
れる（同２１および第２図（−） ， （ｂ） ）。そ
して、信号受信を３回カウントしたらＤＭＡ回路４の起
動信号（第２図（ｇ））をその回路４に入力する。この
とき、ＬＩフィールドがバツファされたバイトレジスタ
６ａの内容が「０」でなければ（同２２）、すなわちＦ
ＩＳＵ以外の信号であれば、その信号をマッチ用旧レジ
スタに転送したうえ（同２８訟よび第２図（ｄ））、す
べてバッファメモリ５に格納する（同２９および第２図
（ｅ） ｌ （ｆ） ）。曾た、ＬＩ＝０のときは、そ
のＦＩＳＵ検出時のシーケンス番号（ＦＳＮ，ＢＳＮ）
，状態表示ビット（ＦＩＢ，ＢＩＢ）を最後に変化した
内容と比較する（同２３〜２６および第２図（Ｃ））。
送られてくる信号（データ）を受信すると（ステップ２
０）、この送受信回路２は、その受信データをシリアル
／パラレル変換してｌオクテット単位に出力し、壕た周
辺制御回路３の中のタイミング作成回路３１とカウンタ
３２を起動し、そのデータが、周辺制御回路３の中のタ
イミング作成回路３１で作成されるタイミング信号によ
シ各バイトレジスタ５ａ，５ｂおよび６ｃの順に格納さ
れる（同２１および第２図（−） ， （ｂ） ）。そ
して、信号受信を３回カウントしたらＤＭＡ回路４の起
動信号（第２図（ｇ））をその回路４に入力する。この
とき、ＬＩフィールドがバツファされたバイトレジスタ
６ａの内容が「０」でなければ（同２２）、すなわちＦ
ＩＳＵ以外の信号であれば、その信号をマッチ用旧レジ
スタに転送したうえ（同２８訟よび第２図（ｄ））、す
べてバッファメモリ５に格納する（同２９および第２図
（ｅ） ｌ （ｆ） ）。曾た、ＬＩ＝０のときは、そ
のＦＩＳＵ検出時のシーケンス番号（ＦＳＮ，ＢＳＮ）
，状態表示ビット（ＦＩＢ，ＢＩＢ）を最後に変化した
内容と比較する（同２３〜２６および第２図（Ｃ））。
すなわちバイトレジスタ６ｂに受信ＦＳＮ ， Ｆ Ｉ
Ｂがバツファされ、レジスタ８ｂ に最終変化のＢＳ
Ｎ，ＢＩＢが保持されており、各々マッチ回路γａ，７
ｂでマッチをとり（第２図（ｄ））、それが等しくなけ
れば、ＤＭＡ回路４に指示を出して（第２図（ｇ））バ
ソファメモリ５に格納し（第１一の■，■の信号，第２
１ａ（ｇ）ＱＡＮＤ信号）、同時にその内容すなわちバ
イ１・レジスタ６ｂ→レジスタ１３ａ，バイトレジスタ
６Ｃ→レジスタ８ｌ）に転送する。１ノと、もし等しけ
れば、そのＦＩＳＵは不要で７ ロリ（同２７）、バッファメモリ５には格納しない動作
を行う。そして、このバッファメモリ５に格納されたデ
ータは、第５図に示す制御装置つまＨ ｃｐｖ （プロ
セッサ）によシ読み出された後、制御情報として処理さ
れる。
Ｂがバツファされ、レジスタ８ｂ に最終変化のＢＳ
Ｎ，ＢＩＢが保持されており、各々マッチ回路γａ，７
ｂでマッチをとり（第２図（ｄ））、それが等しくなけ
れば、ＤＭＡ回路４に指示を出して（第２図（ｇ））バ
ソファメモリ５に格納し（第１一の■，■の信号，第２
１ａ（ｇ）ＱＡＮＤ信号）、同時にその内容すなわちバ
イ１・レジスタ６ｂ→レジスタ１３ａ，バイトレジスタ
６Ｃ→レジスタ８ｌ）に転送する。１ノと、もし等しけ
れば、そのＦＩＳＵは不要で７ ロリ（同２７）、バッファメモリ５には格納しない動作
を行う。そして、このバッファメモリ５に格納されたデ
ータは、第５図に示す制御装置つまＨ ｃｐｖ （プロ
セッサ）によシ読み出された後、制御情報として処理さ
れる。
このように、本実施例によると、受信したＦＩＳＵのす
べてをバッファメモリ５に格納するのではなく、確認応
答処理が必要なＦＩＳＵのみをバッファメモリに格納す
るように受信した信号の初めの３オタテットのみを、先
に受信した信号の最後に変化した内容と比較して、変化
したＦＩＳＵのみをパツファメモリ５に格納することに
よシ、相手ノドのＦＩＳＯ送出周期がどうであれ、ある
程度のパツファメモリ容量で対応できる利点を奏する。
べてをバッファメモリ５に格納するのではなく、確認応
答処理が必要なＦＩＳＵのみをバッファメモリに格納す
るように受信した信号の初めの３オタテットのみを、先
に受信した信号の最後に変化した内容と比較して、変化
したＦＩＳＵのみをパツファメモリ５に格納することに
よシ、相手ノドのＦＩＳＯ送出周期がどうであれ、ある
程度のパツファメモリ容量で対応できる利点を奏する。
以上説明した↓うに本発明は、相手ノードがＦＩＳＵを
切れ目なく送出する構成である場合でも、必要なＦＩＳ
Ｕのみをパツファメモリに格納し、それ以外を破棄する
ことによう、プロセッサの処理能力低下ヲ寸ねくことな
く、壕たバッファメモリ８ の容量を減らすことができるという効果がある。
切れ目なく送出する構成である場合でも、必要なＦＩＳ
Ｕのみをパツファメモリに格納し、それ以外を破棄する
ことによう、プロセッサの処理能力低下ヲ寸ねくことな
く、壕たバッファメモリ８ の容量を減らすことができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
その動作のタイムチャート、第３図は」二記実施例の動
作説明に供するフローチャート、第４図は同じくその受
信信号のフォーマットを示す図、第５図はＮｏ．７信号
方式の具体的な構或図である。 １・・・・回線、２・・・・送受信回路（ＵＲＴ）、３
・・・・周辺制御回路、４・・・・ＤＭＡ回路、５●・
・・バツファメモＬ ５ａ，５ｂ，５ｃ・・・−バイ
トレジスタ、７ａ，７ｂ●●●●マッチ回路、３ａ，ｇ
ｂ・・・・レジスタ、９・・・・ノモリリド線、１０・
・・・メモリ制御線。
その動作のタイムチャート、第３図は」二記実施例の動
作説明に供するフローチャート、第４図は同じくその受
信信号のフォーマットを示す図、第５図はＮｏ．７信号
方式の具体的な構或図である。 １・・・・回線、２・・・・送受信回路（ＵＲＴ）、３
・・・・周辺制御回路、４・・・・ＤＭＡ回路、５●・
・・バツファメモＬ ５ａ，５ｂ，５ｃ・・・−バイ
トレジスタ、７ａ，７ｂ●●●●マッチ回路、３ａ，ｇ
ｂ・・・・レジスタ、９・・・・ノモリリド線、１０・
・・・メモリ制御線。
Claims (1)
- ２つあるいはそれ以上のノード間を回線で結ぶリンク
レイヤプロトコルをＣＣＩＴＴＮｏ．７信号方式に準拠
し、その受信信号（データ）を検出してオクテット単位
に出力する受信検出手段と、ダイレクトメモリアクセス
モードでオクテット単位に格納するバッファメモリおよ
び上記Ｎｏ．７信号方式の処理手段を具備し、前記受信
検出手段からの出力データを前記バッファメモリに格納
する前に、フィルイン信号とそれ以外の信号（データ）
とを判別し、該フィルイン信号検出時そのシーケンス番
号と状態表示ビットが最後に変化した内容から更に変化
したかを判別して、その変化したフィルイン信号のみを
前記バッファメモリに格納するようにしたことを特徴と
する信号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068296A JPH0321153A (ja) | 1989-03-20 | 1990-03-20 | 信号装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6829589 | 1989-03-20 | ||
| JP1-68295 | 1989-03-20 | ||
| JP2068296A JPH0321153A (ja) | 1989-03-20 | 1990-03-20 | 信号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0321153A true JPH0321153A (ja) | 1991-01-29 |
Family
ID=26409511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2068296A Pending JPH0321153A (ja) | 1989-03-20 | 1990-03-20 | 信号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0321153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374309B1 (en) | 1998-03-09 | 2002-04-16 | Fujitsu Limited | Communication signal suppressing apparatus and common line signal apparatus capable of reducing workload of firmware |
-
1990
- 1990-03-20 JP JP2068296A patent/JPH0321153A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374309B1 (en) | 1998-03-09 | 2002-04-16 | Fujitsu Limited | Communication signal suppressing apparatus and common line signal apparatus capable of reducing workload of firmware |
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