JPH03211792A - 多層回路カード構造及びその製造方法 - Google Patents

多層回路カード構造及びその製造方法

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JPH03211792A JP2299981A JP29998190A JPH03211792A JP H03211792 A JPH03211792 A JP H03211792A JP 2299981 A JP2299981 A JP 2299981A JP 29998190 A JP29998190 A JP 29998190A JP H03211792 A JPH03211792 A JP H03211792A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ０Ｍ業上０利用分野 本発明は、一般に電子デバイスを装着するための多層回
路構造に関する。より具体的には、本発明は、導電性コ
アを有する複数の基板から形成された多層回路カードの
製造方法に関する。さらに具体的には、本発明は、多層
回路カード内の各層の正確な位置合せを可能にする導電
性コアををする複数の基板から形成された多層回路カー
ドの作成方法に関する。
Ｂ、従来の技術 電子計算機では、電子デバイスまたは電子デバイスを収
納するモジュールが、各種の電子デバイス及びモジュー
ルを電気的に相互接続する回路カード上に装着される。
多層回路カードは、通常、複数の基板、すなわち各面に
鋼の回路を存するエポキシ含浸ガラス繊維を一緒に積層
して製造する。
多層積層板を次に穿孔して、層間接続のために必要な多
数の相互接続すなわち「ヴアイア」を形成する。コアの
位置は、きわめて正確でなければならない。なぜなら、
位置合せかずれていると、回路カードは、使用不能とな
るからである。
米国特許第３１３０８８７７号明細書は、導電性パター
ンを有し、メタライゼーシｅンのない基板を間に挟んだ
誘電体基板を積層することによって形成される多層構造
を記載している。
米国特許第３７９５０４７号明細書は、隣接層間のエポ
キシ内に埋め込まれた均一な球形粒状粉末によって電気
的に相互接続された、サブアセンブリを積層することに
よって形成される多層構造を記載している。
米国特許第４６８３６５３号明細書は、回路パターンを
その上に配設した積層誘電体基板から形成される多層回
路板を記載している。
米国特許第３４３８８１９号明細書は、回路を付けた積
層誘電体基板から形成される多層回路板を記載している
。
米国特許第４４９６７９３号明細書は、積層板の熱膨張
率を調整するための１つまたは複数の金属製安定化シー
トを含む多層回路板を記載している。
前述の各従来技術の構造に見られる問題点は、多数の層
を貫通して穿孔された相互接続が、正確な位置で各種の
導電性パターンと交差するように、作成の際に各層の特
に正確な位置合せが必要なことである。
したがって、構造内の多数の層の正確な位置合せが可能
な多層回路カード構造が求められていることは明らかで
ある。
Ｃ０発明が解決しようとする課題 本発明の１つの目的は、改良された多層回路カード構造
及びその作成方法を提供することである。
本発明の別の目的は、それぞれ熱伝導性または導電性あ
るいはその両方の特性を備えたコアを有する複数の基板
から形成された、改良された多層回路カード構造を提供
することである。
本発明の別の目的は、作成の際にコア間の正確な位置合
せが可能な、熱伝導性または導電性あるいはその両方の
特性を備えたコアを有する複数の基板から形成された、
改良された多層回路カード構造を提供することである。
９１課題を解決するための手段 前記の諸目的は、以下で述べるようにして達成される。
本発明の多層回路カード構造は、それぞれがその中に配
設された少なくとも１つの導電性コアを有する、複数の
積層基板を含む。各基板内に、複数の印刻されたくぼみ
が形成され、各くぼみは、凸形表面及び凹形表面をもつ
。誘電体コーティングを利用して、隣接基板間の絶縁を
行ない選択された印刻されたくぼみ間に導電性物体を選
択的に配置することにより、隣接する印刻されたくぼみ
を用いて、１つの基板の選択された部分が第２の基板の
選択された部分に電気的に結合できる、電気接続が形成
できる。
Ｅ、実施例 ここで図面、特に第１図を参照すると、本発明の方法に
よる多層回路カードの１つの層の作成工程を図示した断
面図が示されている。この図から分かるように、本発明
の多層回路カードの単一層を作成するには、まず導電性
コア１ｏを利用する。
導電性コア１０は、銅、アルミニウム、鉄などの金属材
料、または銅−インバールー銅なトノ複合金属材料で作
成することが好ましい。
本発明の好ましい実施例では、導電性コア１０は、各基
板に、その基板に装着される電子デバイスの製造材料の
熱膨張率にきわめて近い熱膨張率を与えるものを選択す
る。通常、電子デバイスは、シリコン、またはガリウム
ヒ素などの材料から作成される。シリコン電子デバイス
の場合には、銅−インバールー銅またはモリブデンを利
用することによって、導電性コア１０は、シリコンの熱
膨張率にきわめて近い熱膨張率をもたらすことができる
。
装着される電子デバイスの熱膨張率にきわめて近い熱膨
張率をもつ導電性コア１０を形成することにより、電子
デバイスと多層回路カードの間の熱膨張率の不一致によ
って生ずる信頼性の問題の心配なく、このような電子デ
バイスを多層回路カードに直接取り付けることが可能に
なる。
図に示されているように、導電性コア１０は、複数の印
刻された各くぼみ１２を含む。これらのくぼみは、パン
チまたはダイを利用して作成する。
印刻された各くぼみ１２は、凸形表面１４及び凹形表面
１６を含むことが好ましい。本発明の図示された実施例
では、導電性コア１０は、厚さ１〜２ミルの材料を利用
して形成することが好ましい。
印刻された各くぼみ１２は、導電性コア１０の表面から
約４ミルの距離、すなわち導電性コア１０の厚さの約２
倍だけ突き出すことが好ましい。
次に、第２図には、本発明の方法に従って作成される多
層回路カードの１層の作成工程の次の段階を示す断面図
が示されている。図に示されているように、導電性コア
１０に複数の印刻されたくぼみ１２を印刻した後で、導
電性コア１０の突き出たデインプルをもつ側を、誘電体
でナイフ・コートする。選択する誘電体は、高分子、セ
ラミック素材、または他の適当な誘電体であることが好
ましい。高分子素材の例には、ポリイミド、マイラー、
ポリエーテルイミド、ポリテトラフルオロエチレン、エ
ポキシ（ＦＲ４）　、及びビスマレイミド樹脂がある。
本発明の好ましい実施例では、ポリイミドを利用して誘
電体１８を形成する。次に、コーティングの厚さが印刻
された各くぼみ１２の凸形表面１４の高さに限定される
ように、誘電体１８の層を導電性コア１０上にナイフ・
コートする。その後、当技術で周知の技法を利用して、
誘電体１８を硬化させる。また、光結像可能な誘電体を
利用して、導電性コア１０上に「カーテン・コート」す
ることができる。その後、光結像可能な誘電体を、露光
し現像すると、各凸形表面１４が露出する。
第３図には、本発明の方法による多層回路カードの１層
の作成工程の次の段階が示されている。
第３図に示されているように、導電性コア１０の下側表
面は、このとき適当なフォトレジスト２０でコートされ
ている。当技術で周知の方法で、このフォトレジストを
露光し現像し洗浄すると、選択された印刻されたくぼみ
１２０周りにリングが露出する。これらのリングは、分
離された相互接続、すなわち「ヴアイア」を作成するの
に利用する。第２図に関連して上述したように、代替実
施例では、光結像可能な誘電体を、導電性コア１０の下
側表面上にカーテン・コートし、露光し現像すると、印
刻された各くぼみ１２の周りにリングが露出する。
次に第４図には、この工程の次の段階が図示されている
。図示されているように、選択された印刻されたくぼみ
１２を分離する複数の分離リング２２が、導電性コア１
０内にエッチされている。
このようにして、個々の印刻されたくぼみは、導電性コ
ア１０の残りの部分から電気的に分離して、本明細書で
詳しく説明するようにして多層回路カードを作成したと
き、分離されたヴアイアが得られる。
次に第５図には、多層回路カードの１層の作成工程の次
の段階が示されている。フォトレジスト層２０は依然と
して元の位置にあるが、図示されているこれまでに作成
された層を電気泳動浴に入れ、エッチされた分離リング
２２を電着コートし、分離リング２２をシールして、そ
れに強度を与える。電着技法を使用することにより、分
離リング２２は部分的にエポキシ２４で溝たされ、その
後の硬化サイクル中、各分離リング２２は、平滑だが多
少凹んだエポキシの充填物２４を達成し、それによって
、このように作成された層の強度を増大させることがで
きる。
次に第６図には、本発明の多層回路カードの単１層の作
成工程の次の段階が図示されている。図に示されている
ように、フォトレジスト層２０は、通常の手段によって
除去されており、感光性はんだマスク２６が導電性コア
１０の下面に塗布されている。次に通常のフォトリング
ラフィ技法を利用して、感光性はんだマスク層２６を露
光し現像すると、選択された印刻されたくぼみ１２の凹
形表面１６が選択的に霧出する。
次に第７図には、本発明の方法による多層回路カードの
１層の作成工程の次の段階が図示されている。第７図に
示されているように、誘電体層１８を反応性イオン・エ
ツチング（ＲＩ　Ｅ）にかけて、誘電体層１８の厚さを
減らす。こうして、印刻されたくぼみ１２の各凸形表面
１４が霧出する。
この技法は、多数の導電性コア１０を組み立てて多層回
路カードを作成する際に、印刻されたくぼみ１２の各凸
形表面１４を利用して隣接する導電性コア１０間の電気
的接触を行なうという、本発明の方法で不可欠の段階で
ある。
次に第８図には、本発明の方法に従って作成される多層
回路カードの１層の作成工程の次の段階が図示されてい
る。図に示されているように、導電性コア１０の上側表
面は、このとき銅などの金属材料の均一なめっき層２８
でコートされている。
これは、誘電体１８に白金、パラジウム、ニッケルなど
適当なシード可能材料をシードすることによって実現さ
れる。好ましいシード材料はパラジウムであるｏ　”Ｍ
ｅｔｈｏｄ　ｆｏｒ　Ｃｏｎｄｉｔｉｏｎｉｎｇ　ｏｎ
Ｏ，ｒｇａｎｉｃ　Ｐｏｌｙｍｅｒｉｃ　）Ｉａｔｅｒ
ｉａｌ”　　と題するヴイーヴエック（Ｖｉｅｈｂｅｃ
ｋ）　　らの米国特許出願第号は、高分子素材、具体的
にはポリイミド素材をパラジウムなどのシード材料でシ
ードするための電気化学的及び化学的方法を記載してい
る。
前記の特許出願の教示を、引用により本明細書に合体す
る。上記特許出願の方法は、電子及び対イオンを可逆的
に輸送できる有機高分子素材の少なくとも１つの表面を
コンディジｅニングするための方法である。この方法は
、電解質から対イオンを並行して取込みながら、高分子
素材の酸化還元部位、すなわち酸化及び還元を受けるこ
とのできる部位に電子を印加するものである。還元され
た高分子素材を、次にその金属の陽イオンを含む溶液に
接触させると、これらの陽イオンは、有機高分子素材内
に拡散し、その酸化還元部位に触れる。
このようにして付着された金属は、高分子素材の連続し
た電子輸送を仲介することができるので、すでに付着し
ている金属の下にさらに金属が付着することになる。そ
れによって、酸化還元部位は、酸化還元部位から電子を
受は取るように高エネルギー状態で付着されている陽イ
オンに電子を輸送し、それによって、陽イオンをゼロ酸
化状態の金属原子に還元する。次に、第２の金属を、電
気めっき浴からゼロ酸化状態の金属上に付着させる。
高分子の還元電位に等しいかまたは負の電位が印加され
た電気化学回路内の陰極によって、あるいは、好ましく
はこの還元剤高分子の還元電位に対して負の酸化電位を
もつ還元剤及び溶液によって、高分子素材の酸化還元部
位に電子を供給する。
また、高分子素材をテトラキス（ジメチルアミノ）エチ
レンに接触させることにより、高分子素材の還元部位に
電子を供給することもできる。この還元剤は、荷電した
形でも中性の形でもよい。高分子は、その還元電位が金
属イオンの還元電位に対して負の化学的官能基をもたな
ければならない。
高分子表面をコンディシロニングするための適当な還元
剤は、電解質としてフルオロはう酸テトラブチルアンモ
ニウムを含むアセトンニトリル中のイオンであるベンゾ
フェノン・ラジカルである。
上記の例は、利用できる技法のほんの１例にすぎず、当
技術分野で周知の他のシード技法も利用できる。
次に、当技術分野で周知の手段によって、シード層上に
別の金属層を無電解付着して、めっきベースを形成する
。銅、金、銀、ニッケルなどの金属が、シード層上に無
電解付着できる。無電解付着される金属の厚さは、通常
、約０．１〜１０ミクロンである。
本発明の図示した実施例では、銅プレート２８を利用し
て、回路結線及び本発明の多層回路カードのこの層と第
２層の間の相互接続点を形成する。
本発明の好ましい実施例では、銅プレート２８は厚さ約
８ミクロンである。
銅の層２８を適当なフォトレジスト材料３０でコートす
るという、本発明の方法による多層回路カードの１つの
層の作成工程の次の段階が、第９図に示されている。次
に、フォトレジスト材料３０を露光し現像すると、銅プ
レート２８内に所望の回路結線及び相互接続点ができる
。もちろん、パターンめっきや無電解めっきを利用して
所望の回路結線及び相互接続点を形成することもできる
。
次に第１０図には、銅プレート２８を形成されたでき上
がった回路結線及び相互接続点が示されている。当業者
なら理解できるように、当技術分野で周知の技法に従っ
て、銅プレート２８のフォトレジスト３０によって保護
されていない領域に適当なエッチャントを加えることに
より、銅プレート２８をエツチングして、所望の回路結
線及び相互接続点を形成する。
最後に、第１１図に示したように、導電性コア１ｏの回
路側の面を、感光性はんだマスク３２によってコートシ
、印刻されたくぼみ１２の凸形表面１４を覆う銅プレー
ト２８の各部分を、感光性はんだマスク３２を介して露
光させる。同様に、導電性ペースト３４を利用して、印
刻されたくぼみ１２の選択された凹形表面１６を充填す
る。このように、当業者なら理解できるように、導電性
ペースト３４から導電性コア１０の印刻されたくぼみ１
２を形成する部分を通り、次に、印刻された銅プレート
２８のくぼみ１２の凸形表面工４上にめっきされた部分
を経由する、導電性経路が作成できる。
次に第１２図には、本発明の方法に従って作成された、
電子デバイスをその上に装着した多層回路カードの一部
分が示されている。図示されているように、このより高
レベルの構造物５０は、第１図ないし第１１図に示した
方法に従って作成された複数の単一層を積み重ねること
によって作成したものである。複数の導電性パッド４０
を、図のようにして印刻されたくぼみ１２の選択された
凸形表面１４と電気的に接触させて、多層回路カード５
０の上側表面に装着することができる。
次に、電子デバイスまたはチップ３８を多層回路カード
５０に電気的に相互接続するための１つの技法が示され
ている。チップ３８を多層回路カード５０に接続するた
めの図示された技法は、複数のはんだボール３６を利用
する、はんだ再流動の技術分野で０４（つぶれを制御し
たチップ接続）技術として周知の方法である。米国特許
第３４０１１２６号明細書及び第３４２９０４０号明細
書は、半導体チップをキャリヤに下向きにボンディング
するＣ４技法を開示している。これらの特許に記載され
た技法は、第１２図に示した装着技法に直接適用できる
。これらの特許の教示を引用により本明細書に合体する
。さらに、当業者なら理解できるように、導電性ペース
トを利用して、チップ３８を多層回路カード５０に装着
することもできる。
また、一般に、前記特許に記載されている技法は、チッ
プ・キャリヤの導体上の半導体デバイス接触部位及びは
んだ接合可能部位上に金属性はんだの可鍛バッドを形成
することを開示している。
デバイス・キャリヤのはんだ接合可能部位は、はんだ付
は不可能なバリヤによって取り囲まれ、半導体デバイス
接触部位上のはんだが融けたとき、半導体デバイスが表
面張力によってキャリヤの上方に吊るして保持されるよ
うになっている。同様に、導電性パッド４０は、表面装
着デバイスがその層に装着されるように、多層回路カー
ド５０の下側表面に装着することができる。
本発明の方法に従って作成された多層回路カードの１つ
の重要な特徴は、印刻された各くぼみ１２の露出した凸
形表面１４と組み合わさった、印刻されたくぼみ１２の
各凹形表面１６内の導電性ペースト３４が伸縮性をもつ
ため、多層回路カード５０の多数の層が、ボールとソケ
ットのようにぴったりはまることである。このように、
従来技術の多層回路カードに付随する正確な位置合せの
問題は、多数の層を貫通する穿孔工程を要しないだけで
なく、このボールとソケットの配置のために正確な位置
合せかずつと簡単になる、本発明の構造を提供すること
により最小になる。このように、当業者なら第１２図を
参照すれば明らかなように、３枚の信号面と３枚の電力
面を含む多層回路カード５０が作成された。もちろん、
信号面と電力面の異なる組合せも可能である。
最後に、第１３図には、本発明の方法に従って作成でき
る多層回路カード５０の第２の実施例の一部分が示され
ている。第１３図に示されているように、図示された多
層回路カード５０は、やはり第１図ないし第１１図に示
した方法に従って作成された３枚の単一暦を利用して作
成されている。
しかし、印刻された各くぼみ１２の凸形表面１４がその
上側表面上にある状態で各導電性コア１０が配置されて
いる、第Ｉ２図に示した多層回路カード５０とは違って
、第１３図の多層回路カード５０では、印刻されたくぼ
み１２の凸形表面１４が下に向いた状態で、１つまたは
複数の導電性コア１０が配置されている。
この実施例では、導電性ペースト３４の塊を利用して、
印刻されたくぼみ１２の２つの凹形表面１６の間、−路
下の２つの導電性コア１０の間に導電性経路を形成する
ことが好ましい。誘電体４４の追加層をいくつかのレベ
ルに設けて、隣接する導電性コア１０の間に追加の絶縁
層を形成する。
また第２の導電性の塊４２を利用して、銅プレート２８
の、印刻された２つのくぼみ１２の２つの凸形表面１４
に装着された部分の間に導電性経路を作成する。このよ
うにして、はんだボール３６を、導電性ペースト３４内
の印刻されたくぼみ１２の一番上の凹形表面１６内に簡
単かつ容易に配置して、チップ３８を装着する方法をも
たらすことができる。
本発明を、好ましい実施例を参照して具体的に図示し記
述したが、当業者なら理解できるように、本発明の精神
及び範囲から逸脱せずに、形杖及び細部に変更を加える
ことが可能である。
【図面の簡単な説明】
第１図ないし第１１図は、本発明の方法による多層回路
カードの１つの層の作成を示す一連の断面図である。 第１２図は、本発明の方法に従って作成された、電子デ
バイスを上に装着した多層回路カードの一部分の断面図
である。 第１３図は、本発明の方法に従って作成された、電子デ
バイスを上に装着した多層回路カードの第２の実施例の
一部分の断面図である。

Claims (13)

    【特許請求の範囲】
  1. （１）それぞれが少なくとも１つの導電性コアを有する
    複数の重なった基板、 前記導電性コアに、互いに重なる位置関係で選択的に配
    設された、それぞれが凸形表面及び凹形表面を有する複
    数のくぼみ、及び 前記複数の基板のうちの第１の基板内の選択されたくぼ
    みと、前記複数の基板のうちの第２の基板内の選択され
    たくぼみとの間に配設された導電性手段 を含む多層回路カード構造。
  2. （２）前記導電性手段が、前記第１の基板内の選択され
    たくぼみの凹形表面と、前記第２の基板内の選択された
    くぼみの凸形表面との間に配設された導電性手段よりな
    ることを特徴とする、請求項１に記載の多層回路カード
    構造。
  3. （３）前記導電性コアが熱伝導性を有することを特徴と
    する、請求項１に記載の多層回路カード構造。
  4. （４）さらに、前記構造上に電気的に装着された電気デ
    バイスを含む、請求項１に記載の多層回路カード構造。
  5. （５）前記導電性コアが、銅−インバール−銅の層より
    なることを特徴とする、請求項１に記載の多層回路カー
    ド構造。
  6. （６）さらに、前記重なった基板のうちの少なくとも１
    つの基板上の誘電体コーティングを含む、請求項１に記
    載の多層回路カード構造。
  7. （７）前記誘電体が高分子素材であることを特徴とする
    、請求項６に記載の多層回路カード構造。
  8. （８）前記高分子素材が、ポリイミドとフルオロポリマ
    を含む群から選択された材料であることを特徴とする、
    請求項７に記載の多層回路カード構造。
  9. （９）前記導電性手段が、選択されたくぼみの凹形表面
    内に配設された導電性ペーストよりなることを特徴とす
    る、請求項２に記載の多層回路カード構造。
  10. （１０）多層回路カード構造を製造する方法であつて、
    複数の導電性コアの各々に、それぞれ凸形表面及び凹形
    表面を有する複数のくぼみを形成する段階と、 隣り合う前記導電性コアの選択されたくぼみの間に、こ
    れらのくぼみを相互接続する導体手段を選択的に配設す
    る段階と を含む多層回路カード構造の製造方法。
  11. （１１）前記配設する段階が、隣り合う一方の導電性コ
    アの選択されたくぼみの前記凹形表面と他方の導電性コ
    アの選択されたくぼみの前記の凸形表面との間に導体を
    配設することを特徴とする、請求項１０に記載の多層回
    路カード構造の製造方法。
  12. （１２）さらに、前記構造上に電気デバイスを装着する
    段階を含む、請求項１０に記載の多層回路カード構造の
    製造方法。
  13. （１３）さらに、前記導電性コアの選択された表面を誘
    電体でコートする段階を含む、請求項１０に記載の多層
    回路カード構造の製造方法。
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