JPH03212729A - データバッファ分割制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 データ転送の高速化を図るために設けられる大容量のデ
ータバッファを分割制御するデータバッファ分割制御方
式に関し、 データ転送の中断時に先取りしているデータを保証し、
再開時にデータ転送時間の短縮を図ることができること
を目的とし、 データバッファを用いて転送データのバッファリングを
行うデータバッファ制御回路において、データバッファ
は、その領域を二分割して使用する構成であり、データ
バッファの一方の領域を使用した第一の媒体とのデータ
転送の中断時に、その時点のバッファアドレスを格納し
、その後の第二の媒体とのデータ転送に際して、データ
バッファの他方の領域を用いたデータ転送を指示する中
断処理手段と、第一の媒体とのデータ転送の再開時には
、中断時のバッファアドレスを再設定してデータバッフ
ァの一方の領域を用いたデータ転送を指示する再開処理
手段とを備えて構成する。

〔産業上の利用分野〕

本発明は、データ転送の高速化を図るために設けられる
大容量のデータバッファを分割制御するデータバッファ
分割制御方式に関する。

［従来の技術］ 大量のデータを転送するための構成では、データ転送を
行う装置間に大容量のデータバッファを配置し、データ
バッファ制御回路の制御によりデータ転送の高速化を図
っている。

ここで、データ転送を行うチャネル装置の構成について
第４図に示す。

第４図において、チャネル装置７０は、入出力バス６１
に接続される入出力ハス制御回路７１、各入出力装置６
３１．６３２に接続される入出力装置制御回路７３、入
出力バス制御回路７１および入出力装置制御回路７３の
間で、転送データのバッファリングを行うデータバッフ
ァ７５およびデータバッファ制御回路７７により構成さ
れる。

第５図は、従来のデータバッファの動作を説明する図で
ある。

図において、書き込みアドレスレジスタ（ＷＡＤＲ）８
１および読み出しアドレスレジスタ（ＲＡＤＲ）　８３
には、転送データの書き込みあるいは読み出しに応じて
、それぞれ所定の先頭アドレスが設定される。

データバッファ７５に入力されるデータは、書き込みア
ドレスレジスタ８１が出力する書き込みアドレスに従っ
て順次書き込まれる。また、データバッファ７５から出
力されるデータは、読み出しアドレスレジスタ８３が出
力する読み出しアドレスに従って順次読み出される。な
お、書き込みアドレスレジスタ８１および読み出しアド
レスレジスタ８３が出力するアドレスは、それぞれイン
クリメンタ（＋１）８５．８７を介して更新される。

〔発明が解決しようとする課題〕

ところで、従来の構成では、例えば入出力装置のディス
コネクトによりデータ転送が一時中断したときには、デ
ータバッファは転送データの先取りを行っているので、
まだ転送されていない有効なデータが残っている状態に
ある。

一方、データ転送が中断した場合には、効率面から直ち
に他の入出力装置との間のデータ転送のための制御に移
る必要があり、上述した状態にあるデータバッファでは
、他のデータ転送のために残っているデータをすべて無
効にせざるを得なかった。

したがって、中断前のデータ転送を再開するには、中断
した所からのデータを再度取り直す必要があった。

本発明は、データ転送の中断時に先取りしているデータ
を保証し、再開時にデータ転送時間の短縮を図ることが
できるデータバッファ分割制御方式を提供することを目
的とする。

〔課題を解決するための手段］ 第１図は、本発明の原理ブロック図である。

図において、データバッファ１１は、その領域を二分割
して使用する構成である。

中断処理手段１３は、データバッファ１１の一方の領域
を使用した第一の媒体とのデータ転送の中断時に、その
時点のバッファアドレスを格納し、その後の第二の媒体
とのデータ転送に際して、データバッファ１１の他方の
領域を用いたデータ転送を指示する構成である。

再開処理手段１５は、第一の媒体とのデータ転送の再開
時には、中断時のバッファアドレスを再設定してデータ
バッファ１１の一方の領域を用いたデータ転送を指示す
る構成である。

〔作　用〕

本発明は、データバッファ１１の領域を二分割し、一つ
の領域を使用したデータ転送が中断された場合に、中断
処理手段１３が他のデータ転送にはデータバッファ１１
の他の領域を使用することを指示することにより、転送
中断時までの先取りデータを保存することができる。

したがって、転送再開時には、再開処理手段１５が再び
データバッファ１１の中断時に使用していた領域を指定
し、先取りデータからのデータ転送を行うことにより、
再開されたデータ転送の転送時間の短縮を図ることがで
きる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例構成を示すブロック図であ
る。

なお、本実施例では、複数の入出力装置のデータ転送を
制御するチャネル装置内のデータバッファについて説明
する。

図において、データバッファ（＃０、＃１）２１゜、２
１、は、バッファ領域が２分割されたものである。書き
込みアドレスレジスタ（ＷＡＤＲ）　２３および読み出
しアドレスレジスタ（ＲＡＤＲ）　２５には、回外の制
御系から各バッファ領域に応した先頭アドレスがアンド
ゲート２７．２９を介してセットされ、インクリメンタ
（＋１）３１．３３によりそれぞれ指定されたバッファ
領域まで更新されるアドレスがデータバッファ２１に供
給される。

また、書き込みアドレスレジスタ２３および読み出しア
ドレスレジスタ２５の内容は、アンドゲート３５．３７
を介してそれぞれ対応するストアレジスタ（ＳＷＡＤＲ
，５ＲＡＤＲ）　３９．４１にセーフ゛される。また、
各ストアレジスタ３９．４１の内容は、アンドゲート４
３．４５を介して、書き込みアドレスレジスタ２３およ
び読み出しアドレスレジスタ２５にセットされる。

フリップフロップ４７．４９は、ディスコネクト信号り
の入力からりコネクト信号Ｒの入力までの間を論理「１
」となる中断制御信号ＳＵＳを生成する構成であり、こ
の中断制御信号ＳＵＳがデータム・７フア（＃１）２１
．のイネーブル端子およびインバータ５１．５３を介し
てデータバッファ（＃０）２１．のイネーブル端子に接
続される。

また、ノアゲート５５およびアンドゲート５７は、それ
ぞれ中断制御信号ＳＵＳおよびフリップフロップ４７の
反転出力ｄの否定論理和および論理積をとり、それぞれ
退避制御信号ＣＨＩおよび復帰制御信号ＣＨ２を出力す
る。なお、この退避制御信号ＣＨＩは、アンドゲート２
７．２９．３５．３７の制御に用いられ、復帰制御信号
ＣＨ２はアンドゲート４３．４５の制御に用いられる。

ここで、第３図に各信号の論理レベルのタイムチャート
を示す。

このような構成により、ディスコネクト信号りが入力さ
れるまでの間およびリコネクト信号Ｒが入力された以降
は、中断制御信号ＳＵＳが論理「Ｏ」であるのでデータ
バッファ（＃０）２１゜がイぶ−プルとなり、ディスコ
ネクト信号りの入力からりコネクト信号Ｒの入力までの
間は、中断制御信号ＳＵＳが論理「１」であるのでデー
タバッファ（＃１）２１＋　がイネーブルとなり、それ
ぞれ交互にデータバッファとして機能させることができ
る。

したがって、通常は入出力装置Ａとのデータ転送に用い
られているデータバッファ（＃０）２１゜は、その入出
力装置からディスコネクト信号りが通知されると、退避
制御信号ＣＨＩが論理「１」となってディセーブルとな
り、書き込みアドレスレジスタ２３あるいは読み出しア
ドレスレジスタ２５の内容が、アンドゲート３５．３７
を介してそれぞれストアレジスタ３９．４１にセーブさ
れる。

一方、書き込みアドレスレジスタ２３あるいは読み出し
アドレスレジスタ２５には、アンドゲート２７．２９を
介して他の入出力装置Ｂからのデータ転送に必要なアド
レス（データバッファ（＃１）２１、の先頭アドレス）
が設定され、以後データバッファ（＃１）２１．を介し
てデータ転送が行われる。

ここで、入出力装置Ｂのデータ転送が終了すると、入出
力装置Ａからリコネクト信号Ｒが通知され、復帰制御信
号ＣＨ２が論理「１」となり、ストアレジスタ３９．４
１の内容が、アンドゲート４３．４５を介してそれぞれ
書き込みアドレスレジスタ２３あるいは読み出しアドレ
スレジスタ２５にセットされる。したがって、データバ
ッファ（＃０）２１．に先読みして保持されているデー
タから、中断していた入出力装置Ａとのデータ転送を再
開することができる。

すなわち、入出力装置Ａとの間のデータ転送が中断され
た時点で先取りしていたデータは、データバッファ（＃
０）２１゜に保存され、データ転送再開時に中断時のア
ドレスを再設定することにより、再びデータバッファ（
＃０）２１゜を用いたデータ転送を再開することができ
、先取りデータを無駄にすることなく効率的なデータ転
送処理を行うことができる。

〔発明の効果〕

上述したように、本発明によれば、データ転送の中断が
生じた場合に、その時点で先取りしていたデータを保証
することにより、データ転送再開後の転送処理時間の短
縮を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例構成を示すブロック図、 第３図は各信号の状態を示すタイムチャート、第４図は
データ転送を行うチャネル装置の構成を示すブロック図
、 第５図は従来のデータバッファの動作を説明する図であ
る。 図において、 １１はデータバッファ、 １３は中断処理手段、 １５は再開処理手段、 ２１はデータバッファ、 ２３は書き込みアドレスレジスタ（ＷＡＤＲ）、２５は
読み出しアドレスレジスタ（ＲＡＤＲ）、２７．２９．
３５．３７．４３．４５．５７はアンドゲート、 ３Ｌ３３はインクリメンタ（＋１）、 ９．４１はストアレジスタ（ＳＷＡＤＲ７，４９はフリ
ップフロップ、 ｌ、５３はインバータ、 ５はノアゲートである。 ５ＲＡＤＲ）、 データ 本発明原理ブロック図 第 図 クロック信号ＣＬＫ ディスコ７クト信号り 各信号の状態を示すタイムチャート 第３図 先須アドレス 先頭ア］レス 本発明実施例の構成を示すブロック図 データ転送を行うチャネル装置の構成を示す口筒 図 データ

Claims (1)

【特許請求の範囲】
1. （１）データバッファを用いて転送データのバッファリ
   ングを行うデータバッファ制御回路において、データバ
   ッファ（１１）は、その領域を二分割して使用する構成
   であり、 前記データバッファ（１１）の一方の領域を使用した第
   一の媒体とのデータ転送の中断時に、その時点のバッフ
   ァアドレスを格納し、その後の第二の媒体とのデータ転
   送に際して、前記データバッファ（１１）の他方の領域
   を用いたデータ転送を指示する中断処理手段（１３）と
   、 前記第一の媒体とのデータ転送の再開時には、前記中断
   時のバッファアドレスを再設定して前記データバッファ
   （１１）の一方の領域を用いたデータ転送を指示する再
   開処理手段（１５）とを備えたことを特徴とするデータ
   バッファ分割制御方式。