JPH03212749A

JPH03212749A - マルチプロセッサシステム

Info

Publication number: JPH03212749A
Application number: JP2009219A
Authority: JP
Inventors: Masatomo Touhou; 聖朝東方
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1990-01-17
Filing date: 1990-01-17
Publication date: 1991-09-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数のプロセッサが共有メモリを持ち、共有
バスを介して接続されたマルチプロセッサシステムに関
するものである。

〔従来の技術〕

マルチプロセッサシステムにおいては、第５図に示すよ
うに、共有メモリ９に対して共有バス５を介して複数の
プロセッサｌａ、　ｌｂ、　　・・が接続されており、
これらの複数のプロセッサｌａ、　ｌｂ。

・から共有メモリ９に対して随時アクセスが行われる。

このように複数のプロセッサｌａ、　　ｌｂ、　　・・
で並列的に処理を行うことにより、システム全体として
の処理速度を早めるようにしている（たとえば、鈴木他
の「高速並列処理ワークステーション（ＴＯＰ−１）　
Ｊ　、情報処理学会第３７回（昭和６３年後期）全国大
会論文集１　第１７１〜１７３頁参照）。

共有メモリ９は、一般に第６図に示すように、複数のメ
モリチップ９ａ、　９ｂ、　　・・を備えており、それ
ぞれ異なるアドレス空間に割り当てられている。そして
、各プロセッサｌａ、　ｌｂ、　　・・から共有メモリ
９をアクセスする場合には、共有バス５及びメモリシス
テム２０内のバスインターフェース１１を介してアドレ
ス信号が供給され、デコーダ１２及びマルチプレクサ１
３により指定されたアドレスを含むメモリチップがイネ
ーブルとなり、バスインターフェース１１を介してデー
タの書き込み或いは読み出しが行われる。

〔発明が解決しようとする課題〕

ところが、従来のマルチプロセッサシステムにおいては
、共有メモリ９へのアクセスに関しては、全てのプロセ
ッサｌａ、　ｌｂ、　　・・が対等であり、共有メモリ
９の任意のアドレスに対して任意のプロセッサｌａ、　
ｌｂ、　　・・からアクセスが行われるため、ある特定
の動作条件において以下に述べるような不都合が生じる
場合があった。

たとえば、あるプロセッサが誤動作した場合、共有メモ
リ９の内容が書き換えられて本来のデータとは異なって
しまう場合がある。そして正常に動作している他のプロ
セッサによりこの誤データが読み取られると、他のプロ
セッサに処理によって得られた結果が誤ったものとなっ
てしまう。すなわち、あるプロセッサの誤動作によって
別のプロセッサの動作が悪影響を受けるという不都合が
ある。

特に、システムプログラムのデバッグ時において、特定
プロセッサに対してデバッガプログラムを動かした場合
は、そのプロセッサの使用するメモリブロックは、他の
プロセッサから使用できないようにする必要があるが、
従来のマルチプロセッサシステムではこのような処理は
不可能であった。

本発明は、共有メモリの特定部分にアクセス可能なプロ
セッサを特定のプロセッサに限定して、共有メモリの保
護を行うことを目的とする。

〔課題を解決するための手段〕

本発明のマルチプロセッサシステムは、前記目的を達成
するため、複数のプロセッサのそれぞれに個別のプロセ
ッサ番号を割り当てるとともに、前記複数のプロセッサ
により共有される共有メモリのアドレス空間を複数ブロ
ックに分割し、前記プロセッサから前記共有メモリをア
クセスする際に、前記プロセッサ番号を検出し、該プロ
セッサ番号が、予め記録されている前記共有メモリの各
ブロックにアクセス可能なプロセッサ番号と一致したと
きのみ前記共有メモリに対するアクセスを許可すること
を特徴とする。

〔作用〕

本発明のマルチプロセッサシステムにおいては、共有メ
モリに対するアクセスの際に、通常のアドレス、データ
等の信号に加えてアクセス元を特定するためのプロセッ
サ番号が出力される。メモリシステム側では、このプロ
セッサ番号及びアクセスされているアドレスを検出し、
予め記録されているアドレスとそのアドレスにアクセス
可能なプロセッサ番号との関係を示すデータに基づいて
共有メモリに対する実際のアクセスが制御される。

〔実施例〕

以下、図面を参照しながら実施例に基づいて本発明の特
徴を具体的に説明する。

第１図は本発明のマルチプロセッサシステムにおけるプ
ロセッサの構成例を示すブロック図である。

本実施例のプロセッサにおいても、従来のプロセッサと
同様１ご、ＣＰＵ２がキャッシニメモリ３及びバスイン
ターフェース４を介して共有バス５に接続されている。

また、ＣＰＵ２とバスインターフェース４との間にはメ
モリ管理ユニット６が設けられ、更に、ＣＰＵ２にはＦ
ＰＵ７が接続されている。

ここで本実施例においては、上述の構成に加えてプロセ
ッサ番号設定部８が設けられており、ここに設定された
値、すなわち、各プロセッサ毎に割り当てられたプロセ
ッサ番号が、共有メモリ９（第３図参照）へのアクセス
時に、バスインターフェース４を通って出力される。

プロセッサ番号設定部８は、たとえば、第２図に示すよ
うに、スイッチ８１ａ〜８１ｄからなるスイッチ部８１
．プルアップ抵抗８２ａ〜８２ｄ、バッファ８３８〜８
３ｂ等から構成され、プロセッサ番号として所定の数値
が設定可能となっている。なお、スイッチ８１８〜８１
ｄとしては、Ｄ’　Ｉ　Ｐ（ｄｕａｌ　１ｎｌｉｎｅ　
ｐａｃｋａｇｅ）スイッチ、ジャンパ線、　　ＲＯＭ（
ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）等を使用すること
ができる。本実施例では、スイッチ部８１が４ビツトで
あるので、プロセッサ番号を０〜１５の範囲に設定でき
る。なおここでは、スイッチ８１ａ側をＬ　Ｓ　Ｄ（ｌ
ｅａｓｔ　５１ｇｎ１ｆｉｃａｎｔ　ｄｉｇｉｔ）とす
る。

第３図は本発明のマルチプロセッサシステムにおけるメ
モリシステム１０の構成例を示しており、第６図に示す
従来例のメモリシステム２０と同様に、共有バス５と共
有メモリ９との間に、バスインターフェース１１．　　
デコーダ１２．　　マルチプレクサ１３等が設けられて
おり、本実施例においては、これらに加えてメモリアク
セス許可フラグ部１４及びメモリアクセス許可判定回路
１５が設けられている。

前記メモリアクセス許可フラグ部１４は、ＲＡＭ（ｒａ
ｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）によって構成
されており、たとえば、共有メモリ９のアドレス空間を
複数ブロックに分割して順次付与されたブロック番号を
アドレス入力とし、ＲＡＭに設定されたアクセス許可フ
ラグをデータ出力としている。すなわち、メモリアクセ
ス許可フラグ部１４には、共有メモリ９の所定のアドレ
ス空間に対してどのプロセッサがアクセス可能であるか
を示すデータが書き込まれている。なお、ブロック番号
は、アドレスの一部として割り当てられている。

メモリアクセス許可フラグ部１４からのアクセス許可フ
ラグは、共有バス５からバスインターフェース１１を介
して得られたプロセッサ番号とともにメモリアクセス許
可判定回路１５に供給され、共有メモリ９へのアクセス
が可能かどうかが判定される。そして、アクセス可と判
定されたときは、ＮＡＮＤ回路１６を介してデコーダ１
２の出力を共有メモリのチップイネーブル端子ＣＢに供
給する。

上述のメモリアクセス許可判定回路１５の構成例を第４
図に示す。

バスインターフェース１１からの４ビツトのプロセッサ
番号は、デコーダ１７により第１表に示すように１６ビ
ツトの出力番号にデコードされる。

（以下、余白）第１表そして、ＡＮＤ回路１８においてデコーダ１７からの出
力番号の各ビットとアクセス許可フラグの各ビットとの
間で各々ＡＮＤ演算がなされる。更に、ＡＮＤ演算の結
果の全ビットをＯＲ回路１９において○Ｒ演算し、１が
出力されればアクセス可、０が出力されればアクセス不
可と判定する。

たとえば、第１図に示すプロセッサ１のプロセッサ番号
を３に設定する場合、プロセッサ番号設定部８において
、スイッチｇｉａ、　８１ｂ、　８１Ｃ，８１ｄを、オ
フ、オ乙　オン、オンとすることにより、バッフ　ｙ８
３ａ、　８３ｂ、　８３ｃ、　８３ｄの出力は１．１，
０．０となる。ここでスイッチ８１ａ　がＬＳＤ側であ
るので、プロセッサ番号設定部８から得られるプロセッ
サ番号の２進データは００１１となる。

この４ビツトのプロセッサ番号は、共有メモリ９へのア
クセス時にバスインターフェース４を通って共有バス５
に出力され、更に、メモリシステム１０のバスインター
フェース１１を介してメモリアクセス許可判定回路１５
のデコーダ１７に供給され、第１表に示すように１６ビ
ツトの出力信号ｏ００１００００００００００００が得
られる。

また、メモリアクセス許可フラグ部１４において、たと
えば、共有メモリ９のブロック番号Ｎの領域に対して、
プロセッサ番号が３であるプロセッサのみからアクセス
が可能となるように設定しであるとすると、ブロック番
号Ｎに対応するメモリ空間がアクセスされたとき、メモ
リアクセス許可フラグ部１４からの１６ビツトの出力は
、０００１００００００００００００となる。したがっ
て、ＡＮＤ回路１８の上位から４ビツト目のデータは１
となり、ＯＲ回路１９の出力も１となる。したがって、
ＮＡＮＤゲート１６が開となり、デコーダ１２からのチ
ップイネーブル信号が有効になり、共有メモリ９のブロ
ック番号Ｎに対応するメモリ空間にアクセスが可能とな
る。

これに対してプロセッサ番号が３でないプロセッサから
アクセスしようとすると、メモリアクセス許可フラグ部
１４の出力の上位から４ビツト目のデータは０となるの
で、テ゛コーダ１７の出力とアクセス許可フラグが不一
致となり、ＡＮＤ回路１ｇ。

ＯＲ回路１９の出力は０となる。すなわち、共有メモリ
９に対するアクセスは不可能となる。

〔発明の効果〕

以上に述べたように、本発明によれば、マルチプロセッ
サの共有メモリを複数ブロックに分割し、ブロック単位
でプロセッサのアクセスを禁止・許可するようにしたの
で、メモリの特定部分を特定のプロセッサの使用に限定
して、メモリの保護を行うことができる。したがって、
たとえば、システムプログラムのデバッグ時において、
特定プロセッサにデバッガプログラムを動かすような場
合に、そのプロセッサの使用するメモリブロックを、他
のプロセッサから使用できないようにすることができ、
デバッグ作業を障害なく実行することができる。

【図面の簡単な説明】

第１図は本発明のマルチプロセッサシステムにおける一
つのプロセッサの構成例を示すブロック図、第２図は第
１図のプロセッサに設けられたプロセッサ番号設定部の
構成例を示す回路図、第３図は本発明のマルチプロセッ
サシステムにおけるメモリシステムの構成例を示すブロ
ック図、第４図は第３図のメモリシステムに設けられた
メモリアクセス許可判定回路の構成例を示すブロック図
、第５図はマルチプロセッサシステムの一般的な構成を
示すブロック図、第６図は従来のマルチプロセッサシス
テムにおけるメモリシステムの構成例を示すブロック図
である。！、ｌａ、ｌｂ：プロセッサ２：ＣＰＵ　　　　　　３：キャシュメモリ４：バスイ
ンターフェース５：共有バス　　　　６：メモリ管理ユニット７：ＦＰ
Ｕ　　　　　　３：プロセッサ番号設定部９：共有メモ
リ　　　９ａ、９ｂ：メモリチップ１０．２０：メモリ
システム１１：バスインターフェース１２：デコーダ　　　　１３：マルチプレクサ１４：メ
モリアクセス許可フラグ部１５：メモリアクセス許可判定回路１６：ＮＡＮＤ回路　　１７；デコーダ１８：ＡＮＤ回
路　　　１９：ＯＲ回路８１：スイッチ部　　　８１ａ
〜８１ｄ：スイッチ８２ａ〜８２ｄニブルアツプ抵抗３３ａ　〜８３ｄ　：バッファ

Claims

【特許請求の範囲】

１、複数のプロセッサのそれぞれに個別のプロセッサ番
号を割り当てるとともに、前記複数のプロセッサにより
共有される共有メモリのアドレス空間を複数ブロックに
分割し、前記プロセッサから前記共有メモリをアクセス
する際に、前記プロセッサ番号を検出し、該プロセッサ
番号が、予め記録されている前記共有メモリの各ブロッ
クにアクセス可能なプロセッサ番号と一致したときのみ
前記共有メモリに対するアクセスを許可することを特徴
とするマルチプロセッサシステム。