JPS60246450A - メモリプロテクト装置 - Google Patents
メモリプロテクト装置Info
- Publication number
- JPS60246450A JPS60246450A JP59101657A JP10165784A JPS60246450A JP S60246450 A JPS60246450 A JP S60246450A JP 59101657 A JP59101657 A JP 59101657A JP 10165784 A JP10165784 A JP 10165784A JP S60246450 A JPS60246450 A JP S60246450A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- data
- access
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、メモリのアクセス禁止区域がアクセスされ
ることを防止するメモリのプロテクト装置に関するもの
である。
ることを防止するメモリのプロテクト装置に関するもの
である。
データ処理装置内で用いられるメモリは、λ−ザが自由
にアクセスすることを許されるエリヤと、ユーザがアク
セスすることを禁止されているエリヤの両方のエリヤを
１つのメモリ内に備えたものがある。このようなメモリ
をアクセスする場合、ユーザのアクセスを禁止されてい
る部分のデータを保護するためにメモリプロテクト装置
が用いられるが、従来の装置はプロセッサからメモリへ
の書き込み、読みとりを禁止するエリヤの先頭番地及び
淳尾番地のアドレスをそれぞれのアドレスを格納するレ
ジスタに対して設定を行うようになっている。そして、
前記プロセッサのメモリアクセス時にメモリアドレスと
前記の先頭番地および末尾番地を設定したレジスタの値
との比較をハードウェア回路により行って、プロセッサ
から出力されたアドレスが先頭番地と末尾番地の間に入
っていれば、メモリアクセスエラーと判定する。さらに
書き込み読みとりを禁止するエリヤが複数ある場合、前
記の先頭番地及び末尾番地を格納するレジスタ対の内容
とプロセッサの出力するアドレスとの比較を行なう比較
回路を複数用い、メモリアクセスの許可、禁止を判定す
る。
にアクセスすることを許されるエリヤと、ユーザがアク
セスすることを禁止されているエリヤの両方のエリヤを
１つのメモリ内に備えたものがある。このようなメモリ
をアクセスする場合、ユーザのアクセスを禁止されてい
る部分のデータを保護するためにメモリプロテクト装置
が用いられるが、従来の装置はプロセッサからメモリへ
の書き込み、読みとりを禁止するエリヤの先頭番地及び
淳尾番地のアドレスをそれぞれのアドレスを格納するレ
ジスタに対して設定を行うようになっている。そして、
前記プロセッサのメモリアクセス時にメモリアドレスと
前記の先頭番地および末尾番地を設定したレジスタの値
との比較をハードウェア回路により行って、プロセッサ
から出力されたアドレスが先頭番地と末尾番地の間に入
っていれば、メモリアクセスエラーと判定する。さらに
書き込み読みとりを禁止するエリヤが複数ある場合、前
記の先頭番地及び末尾番地を格納するレジスタ対の内容
とプロセッサの出力するアドレスとの比較を行なう比較
回路を複数用い、メモリアクセスの許可、禁止を判定す
る。
このような従来の装置は、メモリアクセスの禁止エリヤ
をメモリ空間中に多くとりたい場合、ノ・−ドウエアの
量は非常に多くなりかつ複雑になるという欠点がある。
をメモリ空間中に多くとりたい場合、ノ・−ドウエアの
量は非常に多くなりかつ複雑になるという欠点がある。
したがってこの発明の目的は、少ないノ・−ドウエアに
よってメモリ空間中にメモリアクセスの禁止エリヤを多
くとることができるメモリプロテクト装置を提供するこ
とにある。
よってメモリ空間中にメモリアクセスの禁止エリヤを多
くとることができるメモリプロテクト装置を提供するこ
とにある。
このような目的を達成するためにこの発明は、メモリア
クセスデータの上位ビットデータを解読することによっ
てメモリアクセス禁止エリヤを識別するようＫしたもの
である。以下、実施例を示す図面を用いてこの発明の詳
細な説明する。
クセスデータの上位ビットデータを解読することによっ
てメモリアクセス禁止エリヤを識別するようＫしたもの
である。以下、実施例を示す図面を用いてこの発明の詳
細な説明する。
〔実施例〕
第１図はこの発明の一実施例を示すブロック図である。
同図においてシステムは、 ＣＰＵ１ 、プロテクトメ
モリ２．メモリ３．パスライン４及びプロテクトメモリ
２から供給されるデータによりメモリアクセス違反か否
かを判定する論理回路５゜及びメモリアクセスエラーを
プロセッサに知らせる信号線６より構成されている。
モリ２．メモリ３．パスライン４及びプロテクトメモリ
２から供給されるデータによりメモリアクセス違反か否
かを判定する論理回路５゜及びメモリアクセスエラーを
プロセッサに知らせる信号線６より構成されている。
このように構成された装置の動作は次の通りである。ま
ず、ＣＰＵＩがメモリ３のＡ番地のデータを読みとると
する。この場合、ＣＰＵ１からパスライン４にＡ番地を
表わすアドレスデータが送出されるが、このうち第２図
に示すように例えば上位３ピントがプロテクトメモリ２
に供給されるようにしておく。この結果プロテクトメモ
リ２は供給されたアドレスデータに対応するデータを送
出する。この場合、プロテクトメモリ２は供給されるア
ドレスデータの上位ビットに対応したエリヤにメモリ３
のアクセスを許可するか否かを表わすデータを書込んで
おけば、プロテクトメモリ２から読出されるデータはメ
モリａのアクセスを禁止するか否かを表わすことになる
。そして、プロテクトメモリ２から読出されたデータが
メモリ３のアクセスを禁止するものであるか否かを論理
回路５で判断し、その判断結果が信号線６によってＣＰ
Ｕ１に供給される。この結果、ＣＰＵＩはメモリ３のＡ
番地はアクセスが許されるエリヤか否かを知ることがで
きるので、もしアクセスが許されないエリヤであれば読
出または書込みを行なわないようにすれば良い。
ず、ＣＰＵＩがメモリ３のＡ番地のデータを読みとると
する。この場合、ＣＰＵ１からパスライン４にＡ番地を
表わすアドレスデータが送出されるが、このうち第２図
に示すように例えば上位３ピントがプロテクトメモリ２
に供給されるようにしておく。この結果プロテクトメモ
リ２は供給されたアドレスデータに対応するデータを送
出する。この場合、プロテクトメモリ２は供給されるア
ドレスデータの上位ビットに対応したエリヤにメモリ３
のアクセスを許可するか否かを表わすデータを書込んで
おけば、プロテクトメモリ２から読出されるデータはメ
モリａのアクセスを禁止するか否かを表わすことになる
。そして、プロテクトメモリ２から読出されたデータが
メモリ３のアクセスを禁止するものであるか否かを論理
回路５で判断し、その判断結果が信号線６によってＣＰ
Ｕ１に供給される。この結果、ＣＰＵＩはメモリ３のＡ
番地はアクセスが許されるエリヤか否かを知ることがで
きるので、もしアクセスが許されないエリヤであれば読
出または書込みを行なわないようにすれば良い。
この時、メモリ３に供給するアドレス信号と、プロテク
トメモ１」２に供給するアドレス信号の関係は次のよう
になる。メモリ３に供給するアドレス信号の内容をＡ、
プロテクトメモリ２に供給するアドレス信号の内容をＢ
とするとメモリ３に入力されているアドレスをすべてプ
ロテクトメモリ２に入力すればＡ＝Ｂとなり１ メモリ
アクセスの許可、禁止は１バイト単位で変えることがで
きる。
トメモ１」２に供給するアドレス信号の関係は次のよう
になる。メモリ３に供給するアドレス信号の内容をＡ、
プロテクトメモリ２に供給するアドレス信号の内容をＢ
とするとメモリ３に入力されているアドレスをすべてプ
ロテクトメモリ２に入力すればＡ＝Ｂとなり１ メモリ
アクセスの許可、禁止は１バイト単位で変えることがで
きる。
プロテクトメモリ２のサイズを小さくする為に例えば第
２図のようにメモリ３に入力しているアドレスのうち下
位４ビツトを捨てたアドレス信号をプロテクトメモリ２
に入力すると、メモリアクセスの許可、禁止は１６バイ
ト単位を最小として変えることができる。すなわち第２
図に示す様なアドレスの接続を行うと、メモリ３のθ〜
１５番地に対するアクセスはプロテクトメモリ２の０番
地に入っているデータにより判定され、メモリ３の１６
〜３１番地に対するアクセスはプロテクトメモリ２０１
番地に入っているデータにより判別されることになる。
２図のようにメモリ３に入力しているアドレスのうち下
位４ビツトを捨てたアドレス信号をプロテクトメモリ２
に入力すると、メモリアクセスの許可、禁止は１６バイ
ト単位を最小として変えることができる。すなわち第２
図に示す様なアドレスの接続を行うと、メモリ３のθ〜
１５番地に対するアクセスはプロテクトメモリ２の０番
地に入っているデータにより判定され、メモリ３の１６
〜３１番地に対するアクセスはプロテクトメモリ２０１
番地に入っているデータにより判別されることになる。
なお、第２図においてはアドレスの下位４ビツトをプロ
テクトメモリ２で無視する様になっているが、無視する
アドレスのビット数はメモリ空間のサイズプロテクトメ
モリのサイズ、メモリプロテクト機能の利用法に応じて
適当な値を喜べば良い。
テクトメモリ２で無視する様になっているが、無視する
アドレスのビット数はメモリ空間のサイズプロテクトメ
モリのサイズ、メモリプロテクト機能の利用法に応じて
適当な値を喜べば良い。
以上説明したようにこの発明は、アドレス信号の上位ビ
ット信号を解読するだけでメモリアクセスの禁止エリヤ
を判定できるので、非常に少ないハードウェアでメモリ
アクセスの禁止エリヤの判定が行なえるという効果を有
する。
ット信号を解読するだけでメモリアクセスの禁止エリヤ
を判定できるので、非常に少ないハードウェアでメモリ
アクセスの禁止エリヤの判定が行なえるという効果を有
する。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図におけるプロテクトメモリおよびメモリに供給
するアドレス信号ライン関係を示すブロック図である。 １争−・・ＣＰＵ、２−−−・プロテクトメモリ、３・
・・拳メモＩＪ、４・・φ・パスライン、５・・・・論
理回路、６φ・−・信号線。 特許出願人 日本電気株式会社 代 理 人 山 川 政 樹（ほか２名）第１図 第２図
は第１図におけるプロテクトメモリおよびメモリに供給
するアドレス信号ライン関係を示すブロック図である。 １争−・・ＣＰＵ、２−−−・プロテクトメモリ、３・
・・拳メモＩＪ、４・・φ・パスライン、５・・・・論
理回路、６φ・−・信号線。 特許出願人 日本電気株式会社 代 理 人 山 川 政 樹（ほか２名）第１図 第２図
Claims (1)
- パスラインに送出されるアドレスデータによってメモリ
をアクセスする装置であって、アクセスの禁止エリヤを
保護するメモリプロテクト装置において、アドレスデー
タの上位ビットが供給されこのアドレスデータの上位ビ
ットに対応するデータが読出されるプロテクトメモリと
、このプロテクトメモリから読出されたデータがメモリ
のアクセスを禁止するものであるか否かを判定する論理
回路とを備えたことを特徴とするメモリプロテクト装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101657A JPS60246450A (ja) | 1984-05-22 | 1984-05-22 | メモリプロテクト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101657A JPS60246450A (ja) | 1984-05-22 | 1984-05-22 | メモリプロテクト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246450A true JPS60246450A (ja) | 1985-12-06 |
Family
ID=14306448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101657A Pending JPS60246450A (ja) | 1984-05-22 | 1984-05-22 | メモリプロテクト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246450A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023164A (ja) * | 1988-06-16 | 1990-01-08 | Sharp Corp | デュアル・ポート・メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718199B2 (ja) * | 1975-12-11 | 1982-04-15 |
-
1984
- 1984-05-22 JP JP59101657A patent/JPS60246450A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718199B2 (ja) * | 1975-12-11 | 1982-04-15 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023164A (ja) * | 1988-06-16 | 1990-01-08 | Sharp Corp | デュアル・ポート・メモリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5131091A (en) | Memory card including copy protection | |
| JPS59130000A (ja) | 仮想記憶装置保護方法 | |
| JP2005509946A (ja) | メモリ管理システム及び線形アドレスに基づいたメモリアクセスセキュリティ付与方法 | |
| JPS6237419B2 (ja) | ||
| JPS60246450A (ja) | メモリプロテクト装置 | |
| JPS6074059A (ja) | 記憶装置アクセス制御方式 | |
| EP0598570A2 (en) | Region configuration system and method for controlling memory subsystem operations by address region | |
| JPH01123342A (ja) | メモリの書込保護回路 | |
| JP3047839B2 (ja) | シングルチップ・マイクロコンピュータ | |
| KR920003845B1 (ko) | 개인용 컴퓨터의 사용자를 위한 rom의 영역 확장 시스템 | |
| JPS6250863B2 (ja) | ||
| JPH03144751A (ja) | メモリ誤書き込み防止装置 | |
| JPS58137066A (ja) | 計算機システムのメモリアクセス制御方法 | |
| JPS59139199A (ja) | 記憶保護方式 | |
| JPH04130553A (ja) | 電子計算機 | |
| JPH0469752A (ja) | 共有メモリ型マルチプロセッサシステム | |
| JPH023164A (ja) | デュアル・ポート・メモリ | |
| JPS58208999A (ja) | メモリ装置 | |
| JPS61195442A (ja) | 記憶保護装置 | |
| JP2002032352A (ja) | マルチプロセッサシステム | |
| JPH04268934A (ja) | メモリ誤書込み保護装置 | |
| JPH05324484A (ja) | 外部メモリのセキュリティシステム | |
| JPH01219932A (ja) | バンク切換装置 | |
| JPH04199341A (ja) | メモリアクセス保護装置 | |
| JPS61208155A (ja) | 記憶デ−タ保護方式 |