JPH03214193A - 液晶パネル駆動回路 - Google Patents
液晶パネル駆動回路Info
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- JPH03214193A JPH03214193A JP967190A JP967190A JPH03214193A JP H03214193 A JPH03214193 A JP H03214193A JP 967190 A JP967190 A JP 967190A JP 967190 A JP967190 A JP 967190A JP H03214193 A JPH03214193 A JP H03214193A
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 36
- 239000003990 capacitor Substances 0.000 claims abstract description 13
- 210000002858 crystal cell Anatomy 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶パネル駆動回路に関し、特にディジタル処
理された画像データを入力とする液晶パネル駆動回路に
間する。
理された画像データを入力とする液晶パネル駆動回路に
間する。
従来、この種の液晶パネル駆動回路は一例として第４図
に示すような構成がら成っている。
に示すような構成がら成っている。
まず、ディジタル画像データＤＴはＤ−Ａ変換器６に入
力されてアナログ信号Ｖｖに変換される。
力されてアナログ信号Ｖｖに変換される。
変換されたアナログ信号Ｖｖは、液晶パネルの１水平走
査線に対する液晶セルの数に対応したサンプルホールド
用のコンデンサＣ１〜ＣＮにサンプルホールド用のスイ
ッチ回路Ｓ！〜ＳＮの制御の下で保持される。
査線に対する液晶セルの数に対応したサンプルホールド
用のコンデンサＣ１〜ＣＮにサンプルホールド用のスイ
ッチ回路Ｓ！〜ＳＮの制御の下で保持される。
このスイッチ回路８１〜Ｓｓの制御は、シフトレジスタ
７の各段を移動するシフトパルスＳＰ１〜ＳＰＮで行な
われる。
７の各段を移動するシフトパルスＳＰ１〜ＳＰＮで行な
われる。
コンデンサＣ１〜Ｃｓにサンプルホールドされたアナロ
グ信号Ｖｖは、出力バッファ増幅器Ａ１〜ＡＮで増幅さ
れ、出力Ｖ。１〜ＶＯＮとしてアクティブマトリックス
型の液晶パネルの各液晶セルを駆動する。
グ信号Ｖｖは、出力バッファ増幅器Ａ１〜ＡＮで増幅さ
れ、出力Ｖ。１〜ＶＯＮとしてアクティブマトリックス
型の液晶パネルの各液晶セルを駆動する。
第５図にこの液晶パネル駆動回路のタイミング図を示す
。
。
第５図から分かるように、各水平走査期間内で、入力さ
れた１水平走査線分のディジタル画像データＤＴをサン
プリングし出力する構成となっている。
れた１水平走査線分のディジタル画像データＤＴをサン
プリングし出力する構成となっている。
上述した従来の液晶パネル駆動回路は、１、水平走査期
間中に液晶パネルの１水平走査線分のディジタル画像デ
ータＤＴを順次にサンプリングし出力する構成となって
いるので、Ｄ−Ａ変換器６は非常に高速のセットリング
タイムが要求されるため、このようなり−Ａ変換器は一
般に実現するのは困難でかつ消費電力も多いという欠点
がある。
間中に液晶パネルの１水平走査線分のディジタル画像デ
ータＤＴを順次にサンプリングし出力する構成となって
いるので、Ｄ−Ａ変換器６は非常に高速のセットリング
タイムが要求されるため、このようなり−Ａ変換器は一
般に実現するのは困難でかつ消費電力も多いという欠点
がある。
また、変換されるアナログ信号■９をそのまま一定のパ
ルス幅のシフトパルスでサンプルホールドし出力するで
、液晶パネルの特性が異なる場合には対処できないとい
う欠点がある。
ルス幅のシフトパルスでサンプルホールドし出力するで
、液晶パネルの特性が異なる場合には対処できないとい
う欠点がある。
本発明の目的は、非常に高速なセットリングタイムを要
求され実現困難なり−Ａ変換器を使用しなくても済み、
従って消費電力を低減することができ、かつ異なる特性
の液晶パネルにも使用することができる液晶パネル駆動
回路を提供することにある。
求され実現困難なり−Ａ変換器を使用しなくても済み、
従って消費電力を低減することができ、かつ異なる特性
の液晶パネルにも使用することができる液晶パネル駆動
回路を提供することにある。
本発明の液晶パネル駆動回路は、液晶パネルの１水平走
査線の各液晶セルと対応して設けられた複数のシフトレ
ジスタ段を備え、入力されたディジタル画像データを順
次シフトして前記各シフトレジスタ段に前記各液晶セル
と対応する前記ディジタル画像データを取込み出力する
シフトレジスタ部と、このシフトレジスタ部の各シフト
レジスタ段と対応して設けられ、所定のタイミングでこ
れら各シフトレジスタ段の出力データをそれぞれ対応し
てラッチし出力する複数のラッチ回路を備えたラッチ部
と、このラッチ部の各ラッチ回路と対応して設けられ、
所定のタイミングでこれら各ラッチ回路の出力データに
対応したパルス幅のパルスをそれぞれ対応して出力する
複数のデコーダを備えたデコーダ部と、各水平走査期間
ごとに、時間と共に電圧が変化する基準電圧を発生する
基準電圧発生回路と、前記デコーダ部の各デコーダと対
応して設けられ、これら各デコーダから出力されるパル
スのパルス幅の期間だけ前記基準電圧をそれぞれ対応し
て出力する複数のスイッチ回路と、これら各スイッチ回
路の出力電圧をそれぞれ対応して保持するサンプルホー
ルド用の複数のコンデンサと、これら各コンデンサの保
持電圧をそれぞれ対応して増幅し出力する複数の出力バ
ッファ増幅器とを有している。
査線の各液晶セルと対応して設けられた複数のシフトレ
ジスタ段を備え、入力されたディジタル画像データを順
次シフトして前記各シフトレジスタ段に前記各液晶セル
と対応する前記ディジタル画像データを取込み出力する
シフトレジスタ部と、このシフトレジスタ部の各シフト
レジスタ段と対応して設けられ、所定のタイミングでこ
れら各シフトレジスタ段の出力データをそれぞれ対応し
てラッチし出力する複数のラッチ回路を備えたラッチ部
と、このラッチ部の各ラッチ回路と対応して設けられ、
所定のタイミングでこれら各ラッチ回路の出力データに
対応したパルス幅のパルスをそれぞれ対応して出力する
複数のデコーダを備えたデコーダ部と、各水平走査期間
ごとに、時間と共に電圧が変化する基準電圧を発生する
基準電圧発生回路と、前記デコーダ部の各デコーダと対
応して設けられ、これら各デコーダから出力されるパル
スのパルス幅の期間だけ前記基準電圧をそれぞれ対応し
て出力する複数のスイッチ回路と、これら各スイッチ回
路の出力電圧をそれぞれ対応して保持するサンプルホー
ルド用の複数のコンデンサと、これら各コンデンサの保
持電圧をそれぞれ対応して増幅し出力する複数の出力バ
ッファ増幅器とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
本実施例は、液晶パネルの１水平走査線の各液晶セルと
対応して設けられた複数のシフトレジスタ段１１〜ＩＮ
を備え、入力されたディジタル画像データＤＴをシフト
用クロッパルスＣＫ ｓに従って順次シフトして各シフ
トレジスタ段１１〜ＩＮに各液晶セルと対応するディジ
タル画像データＤＴを取込み出力するシフトレジスタ部
１と、このシフトレジスタ部１の各シフトレジスタ段１
１〜ＩＮと対応して設けられ、ラッチパルスＬＰに従っ
てこれら各シフトレジスタ段１１〜ＩＮの出力データを
それぞれ対応してラッチし出力する複数のラッチ回路２
１〜２Ｎを備えたラッチ部２と、このラッチ部２の各ラ
ッチ回路２１〜２Ｎと対応して設けられ、デコード用ク
ロックパルスＣＫ ｏに従ってこれら各ラッチ回路２１
〜２Ｎの出力データに対応したパルス幅のパルスＰＷ１
〜Ｐ Ｗ Ｎをそれぞれ対応して出力する複数のデコー
ダ３１〜３Ｎを備えたデコーダ部３と、各水平走査期間
ごとに、基準電圧用クロックパルスＣＫ Ｒに従って時
間と共に電圧が変化する基準電圧ＶＲを発生する基準電
圧発生回路４と、前記デコーダ部３の各デコーダと対応
して設けられ、これら各デコーダ３１〜３Ｎから出力さ
れるパルスＰＷｌ〜Ｐ Ｗ Ｎのパルス幅の期間だけ基
準電圧ＶＲをそれぞれ対応して出力する複数のスイッチ
回路８１〜ＳＮと、これら各スイッチ回路Ｓｌ〜ＳＮの
出力電圧をそれぞれ対応して保持するサンプルホールド
用の複数のコンデンサＣ１〜ＣＮと、これら各コンデン
サの保持電圧をそれぞれ対応して増幅し出力する複数の
出力バッファ増幅器Ａ１〜ＡＮとを有する構成となって
いる。
対応して設けられた複数のシフトレジスタ段１１〜ＩＮ
を備え、入力されたディジタル画像データＤＴをシフト
用クロッパルスＣＫ ｓに従って順次シフトして各シフ
トレジスタ段１１〜ＩＮに各液晶セルと対応するディジ
タル画像データＤＴを取込み出力するシフトレジスタ部
１と、このシフトレジスタ部１の各シフトレジスタ段１
１〜ＩＮと対応して設けられ、ラッチパルスＬＰに従っ
てこれら各シフトレジスタ段１１〜ＩＮの出力データを
それぞれ対応してラッチし出力する複数のラッチ回路２
１〜２Ｎを備えたラッチ部２と、このラッチ部２の各ラ
ッチ回路２１〜２Ｎと対応して設けられ、デコード用ク
ロックパルスＣＫ ｏに従ってこれら各ラッチ回路２１
〜２Ｎの出力データに対応したパルス幅のパルスＰＷ１
〜Ｐ Ｗ Ｎをそれぞれ対応して出力する複数のデコー
ダ３１〜３Ｎを備えたデコーダ部３と、各水平走査期間
ごとに、基準電圧用クロックパルスＣＫ Ｒに従って時
間と共に電圧が変化する基準電圧ＶＲを発生する基準電
圧発生回路４と、前記デコーダ部３の各デコーダと対応
して設けられ、これら各デコーダ３１〜３Ｎから出力さ
れるパルスＰＷｌ〜Ｐ Ｗ Ｎのパルス幅の期間だけ基
準電圧ＶＲをそれぞれ対応して出力する複数のスイッチ
回路８１〜ＳＮと、これら各スイッチ回路Ｓｌ〜ＳＮの
出力電圧をそれぞれ対応して保持するサンプルホールド
用の複数のコンデンサＣ１〜ＣＮと、これら各コンデン
サの保持電圧をそれぞれ対応して増幅し出力する複数の
出力バッファ増幅器Ａ１〜ＡＮとを有する構成となって
いる。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
タイミング図である。
タイミング図である。
ディジタル画像データＤＴは、１水平走査期間中にシフ
ト用クロックパルスＣＫ ｓによりシフトレジスタ部１
の各シフトレジスタ段１１〜ＩＮで転送された後、各ラ
ッチ回路２１〜２ＮにラッチパルスＬＰによりラッチ次
の１水平走査期間の間このデータが保持される。
ト用クロックパルスＣＫ ｓによりシフトレジスタ部１
の各シフトレジスタ段１１〜ＩＮで転送された後、各ラ
ッチ回路２１〜２ＮにラッチパルスＬＰによりラッチ次
の１水平走査期間の間このデータが保持される。
ラッチされた各データは、それぞれ対応する各デコーダ
３１〜３Ｎにより、デコード用クロックパルスＣＫ ｏ
に従って最大パルス幅が１水平走査期間よりわずかに短
かく、それぞれのデータと対応したパルス幅にパルス幅
変調されたパルスＰＷ、〜ＰＷＮとして出力される。
３１〜３Ｎにより、デコード用クロックパルスＣＫ ｏ
に従って最大パルス幅が１水平走査期間よりわずかに短
かく、それぞれのデータと対応したパルス幅にパルス幅
変調されたパルスＰＷ、〜ＰＷＮとして出力される。
一方、基準電圧発生回路４は、基準電圧用クロッロバル
スＣＫＲにより、１水平捜査期間内で時間と共に電圧が
ステップ状に次第に高くなる基準電圧ＶＲを各水平走査
期間ごとに発生し、この基準電圧ＶＲが各スイッチ回路
８１〜ＳＮの入力端子に加えられる。
スＣＫＲにより、１水平捜査期間内で時間と共に電圧が
ステップ状に次第に高くなる基準電圧ＶＲを各水平走査
期間ごとに発生し、この基準電圧ＶＲが各スイッチ回路
８１〜ＳＮの入力端子に加えられる。
スイッチ回路８１〜ＳＮはデコード３１〜３Ｎによりパ
ルス幅変調されたパルスＰＷＩ〜Ｐ Ｗ Ｎが高レベル
のときだけスイッチを閉じ、パルス幅と対応したレベル
の基準電圧がコンデンサ０１〜ＣＮに保持され、出力バ
ッファ増幅器Ａ１〜ＡＮにより増幅され出力される。
ルス幅変調されたパルスＰＷＩ〜Ｐ Ｗ Ｎが高レベル
のときだけスイッチを閉じ、パルス幅と対応したレベル
の基準電圧がコンデンサ０１〜ＣＮに保持され、出力バ
ッファ増幅器Ａ１〜ＡＮにより増幅され出力される。
出力バッファ増幅器Ａ１〜ＡＮの各出力電圧Ｖｏ１〜Ｖ
ｏＮは液晶パネルの各液晶セルに与えられ、液晶パネル
が駆動される。
ｏＮは液晶パネルの各液晶セルに与えられ、液晶パネル
が駆動される。
通常、液晶パネルの各液晶セルにはサンプリング用のト
ランジスタを備えており、このトランジスタを１水平走
査期間の終了間ぎわにオンさせることにより、全て確定
した出力電圧Ｖ。１〜ＶＯＮで各液晶セルを駆動するこ
とができる。
ランジスタを備えており、このトランジスタを１水平走
査期間の終了間ぎわにオンさせることにより、全て確定
した出力電圧Ｖ。１〜ＶＯＮで各液晶セルを駆動するこ
とができる。
このように、出力電圧ＶＨ〜ＶＯＮのサンプリングは全
て同時に行なわれるため、従来のような高速セットリン
グタイムを持つＤ−Ａ変換器を用いなくても済む。
て同時に行なわれるため、従来のような高速セットリン
グタイムを持つＤ−Ａ変換器を用いなくても済む。
基準電圧回路４における基準電圧ＶＲの発生は、外部か
らのデータに基づいて発生するようにしてもよいし、内
部でデータを発生しこのデータに基づいて発生するよう
にしてもよい、第３図は基準電圧ＶＲと対応するデータ
を記憶するＲＯＭ４１を設け、このＲＯＭ４１のデータ
を読出すことにより基準電圧ＶＲを発生するようにとし
た例である。
らのデータに基づいて発生するようにしてもよいし、内
部でデータを発生しこのデータに基づいて発生するよう
にしてもよい、第３図は基準電圧ＶＲと対応するデータ
を記憶するＲＯＭ４１を設け、このＲＯＭ４１のデータ
を読出すことにより基準電圧ＶＲを発生するようにとし
た例である。
何れの場合でも、液晶パネルの透過率特性等に合致した
基準電圧■８を発生することができる。
基準電圧■８を発生することができる。
以上説明したように本発明は、１水平走査期間内のディ
ジタル画像データと各液晶セルごとに全て各ディジタル
画像データと対応するパルス幅を持つパルスに変換し、
これらパルスにより、時間と共に変化する基準電圧をサ
ンプルホールド用のコンデンサに保持させる構成とする
ことにより、高速なセットリングタイムを要求され実現
困難なり−Ａ変換器を使用しなくても済み、従って消費
電力を低減することができ、また、液晶パネルの特性が
異なるものであって対応することができる効果がある。
ジタル画像データと各液晶セルごとに全て各ディジタル
画像データと対応するパルス幅を持つパルスに変換し、
これらパルスにより、時間と共に変化する基準電圧をサ
ンプルホールド用のコンデンサに保持させる構成とする
ことにより、高速なセットリングタイムを要求され実現
困難なり−Ａ変換器を使用しなくても済み、従って消費
電力を低減することができ、また、液晶パネルの特性が
異なるものであって対応することができる効果がある。
第１図及び第２図はそれぞれ本発明の一実施例のブロッ
ク図及びこの実施例を説明するための各部信号のタイミ
ング図、第３図は第１図に示された実施例の基準電圧発
生回路の具体例を示すブロック図、第４図及び第５図は
それぞれ従来の液晶パネル駆動回路の一例の示すブロッ
ク図及びこの例の動作を説明するための各部信号のタイ
ミング図である。 １・・・シフトレジスタ部、２・・・ラッチ部、３・・
・デコーダ部、４・・・基準電圧発生回路、６・・・Ｄ
−Ａ変換器、７・・・シフトレジスタ、１１〜ＩＮ・・
・シフトレジスタ段、２１〜２Ｎ・・・ラッチ回路、３
１〜３Ｎ・・・デコーダ、４１・・・ＲＯＭ、４２・−
・基準電圧出力回路、Ａ、〜ＡＮ・・・出力バッファ増
幅器、Ｃ１〜ＣＮ・・・コンデンサ、８１〜ＳＮ・・・
スイッチ回路。
ク図及びこの実施例を説明するための各部信号のタイミ
ング図、第３図は第１図に示された実施例の基準電圧発
生回路の具体例を示すブロック図、第４図及び第５図は
それぞれ従来の液晶パネル駆動回路の一例の示すブロッ
ク図及びこの例の動作を説明するための各部信号のタイ
ミング図である。 １・・・シフトレジスタ部、２・・・ラッチ部、３・・
・デコーダ部、４・・・基準電圧発生回路、６・・・Ｄ
−Ａ変換器、７・・・シフトレジスタ、１１〜ＩＮ・・
・シフトレジスタ段、２１〜２Ｎ・・・ラッチ回路、３
１〜３Ｎ・・・デコーダ、４１・・・ＲＯＭ、４２・−
・基準電圧出力回路、Ａ、〜ＡＮ・・・出力バッファ増
幅器、Ｃ１〜ＣＮ・・・コンデンサ、８１〜ＳＮ・・・
スイッチ回路。
Claims (1)
- 【特許請求の範囲】 １、液晶パネルの１水平走査線の各液晶セルと対応して
設けられた複数のシフトレジスタ段を備え、入力された
ディジタル画像データを順次シフトして前記各シフトレ
ジスタ段に前記各液晶セルと対応する前記ディジタル画
像データを取込み出力するシフトレジスタ部と、このシ
フトレジスタ部の各シフトレジスタ段と対応して設けら
れ、所定のタイミングでこれら各シフトレジスタ段の出
力データをそれぞれ対応してラッチし出力する複数のラ
ッチ回路を備えたラッチ部と、このラッチ部の各ラッチ
回路と対応して設けられ、所定のタイミングでこれら各
ラッチ回路の出力データに対応したパルス幅のパルスを
それぞれ対応して出力する複数のデコーダを備えたデコ
ーダ部と、各水平走査期間ごとに、時間と共に電圧が変
化する基準電圧を発生する基準電圧発生回路と、前記デ
コーダ部の各デコーダと対応して設けられ、これら各デ
コーダから出力されるパルスのパルス幅の期間だけ前記
基準電圧をそれぞれ対応して出力する複数のスイッチ回
路と、これら各スイッチ回路の出力電圧をそれぞれ対応
して保持するサンプルホールド用の複数のコンデンサと
、これら各コンデンサの保持電圧をそれぞれ対応して増
幅し出力する複数の出力バッファ増幅器とを有すること
を特徴とする液晶パネル駆動回路。 ２、基準電圧発生回路に、１水平走査期間に時間と共に
電圧が変化する基準電圧と対応するデータを記憶する記
憶部の設け、この記憶部のデータを読出して各水平走査
期間ごとの前記基準電圧を発生するようにした請求項１
記載の液晶パネル駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP967190A JPH03214193A (ja) | 1990-01-19 | 1990-01-19 | 液晶パネル駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP967190A JPH03214193A (ja) | 1990-01-19 | 1990-01-19 | 液晶パネル駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214193A true JPH03214193A (ja) | 1991-09-19 |
Family
ID=11726673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP967190A Pending JPH03214193A (ja) | 1990-01-19 | 1990-01-19 | 液晶パネル駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214193A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07168538A (ja) * | 1993-10-01 | 1995-07-04 | Sgs Thomson Microelectron Ltd | 駆動回路 |
| JP2001083923A (ja) * | 1999-07-12 | 2001-03-30 | Semiconductor Energy Lab Co Ltd | デジタルドライバおよび表示装置 |
| KR100408581B1 (ko) * | 1995-04-03 | 2004-07-23 | 모토로라 인코포레이티드 | 디스플레이제어방법 |
-
1990
- 1990-01-19 JP JP967190A patent/JPH03214193A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07168538A (ja) * | 1993-10-01 | 1995-07-04 | Sgs Thomson Microelectron Ltd | 駆動回路 |
| KR100408581B1 (ko) * | 1995-04-03 | 2004-07-23 | 모토로라 인코포레이티드 | 디스플레이제어방법 |
| JP2001083923A (ja) * | 1999-07-12 | 2001-03-30 | Semiconductor Energy Lab Co Ltd | デジタルドライバおよび表示装置 |
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