JPH03214232A - Floating point adder/subtractor - Google Patents
Floating point adder/subtractorInfo
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- JPH03214232A JPH03214232A JP2010067A JP1006790A JPH03214232A JP H03214232 A JPH03214232 A JP H03214232A JP 2010067 A JP2010067 A JP 2010067A JP 1006790 A JP1006790 A JP 1006790A JP H03214232 A JPH03214232 A JP H03214232A
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- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は浮動小数点加減算装置に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a floating point addition/subtraction device.
第２図は従来の浮動小数点加減算装置である。 FIG. 2 shows a conventional floating point addition/subtraction device.
第２図において、比較・選択器２１０は所定形式のｎピ
ッＩ〜浮動小数点データである入力オペランド２０１ａ
、２０１ｂを入力とし、その大小を判定して、小さい方
のオペランドの仮数部２０２を桁合わせ用右バレルシフ
タ２１３に出力し、大きい方のオペランドの仮数部２０
３を加減算器２１４に出力する。In FIG. 2, a comparator/selector 210 has an input operand 201a which is n-pi I to floating point data in a predetermined format.
, 201b as input, determines its magnitude, outputs the mantissa part 202 of the smaller operand to the right barrel shifter 213 for digit alignment, and outputs the mantissa part 202 of the larger operand.
3 is output to the adder/subtractor 214.
第１のシフタ制御器２１２は、指数部減算器２１１−に
よって計算された２つの入力オペランド２０１、ａ、２
０１ｂの指数部２０４ａ、２０４ｂの差を、第１のシフ
ト量制御信号２０６として桁合わせ用右バレルシフタ２
１３に出力し、桁合わせ用右バレルシフタ２１３を動作
させるものである。尚、シフトによって空いたビット位
置には″Ｏ゛′を詰める。このようにして桁合せがおこ
なわれた肉入カオベランド２０１ａ、２０１ｂの仮数部
の和、或は差を加減算器２１４が出力する。The first shifter controller 212 receives two input operands 201, a, 2 calculated by the exponent subtractor 211-.
The difference between the exponent parts 204a and 204b of 01b is used as the first shift amount control signal 206 for the right barrel shifter 2 for digit alignment.
13 to operate the right barrel shifter 213 for digit alignment. Incidentally, the bit positions vacated by the shift are filled with "O".The adder/subtractor 214 outputs the sum or difference of the mantissa parts of the mantissa parts of the fill-in chaoberlands 201a and 201b whose digits have been aligned in this way.
第１の右シフタ２１５は、加減算器２１４による加算時
に桁合ふれが生じた場合に、正規化のための１ビット右
シフトをおこなう。また、正規化用左バレルシフタ２１
６は減算時の正規化のために必要である。The first right shifter 215 performs a 1-bit right shift for normalization when a digit shift occurs during addition by the adder/subtractor 214. In addition, the left barrel shifter 21 for normalization
6 is necessary for normalization during subtraction.
ビット位置デコーダ２１７は、加減算器２１４の出力デ
ータの最上位““１”ビットのビット位置を検出し、第
２のシフタ制御器２１８はデコーダ２１７の出力をもと
に、仮数部の最上位ビットが′“１になるまで、左シフ
トするように第２のシフト量制御信号２０７を出力し、
正規化用左バレルシフタ２１６を制御する。尚、シフト
によって空いたビット位置には０″を詰める０以上の処
理に並行して、大きい方の指数部２０５の更新が第１の
更新器２１っでおこなわれる。The bit position decoder 217 detects the bit position of the most significant "1" bit of the output data of the adder/subtractor 214, and the second shifter controller 218 detects the most significant bit of the mantissa part based on the output of the decoder 217. outputs a second shift amount control signal 207 to shift to the left until becomes 1;
Controls the left barrel shifter 216 for normalization. Incidentally, in parallel with the process of filling 0'' into the bit positions vacated by the shift, the larger exponent part 205 is updated by the first updater 21.
次に正規化用左バレルシフタの出力に対して丸め器２２
０によって丸め処理がおこなわれる。丸めによって仮数
部に桁あふれが生じたときは、第２の右シフタ２２１に
よって１ビット右シフトがおこなわれ、演算結果の仮数
部として出力される。Next, a rounder 22 is used for the output of the left barrel shifter for normalization.
Rounding is performed using 0. When overflow occurs in the mantissa part due to rounding, the second right shifter 221 performs a 1-bit right shift and outputs the result as the mantissa part of the operation result.
また丸めによって仮数部に桁あふれが生じたときは、第
２の更新器２２２で指数部の更新が再びおこなわれる。Further, when an overflow occurs in the mantissa part due to rounding, the second updater 222 updates the exponent part again.
すなわち第１の更新器２１９の出力に１”を加えたもの
が出力される。That is, the output of the first updater 219 plus 1'' is output.
尚、浮動小数点加減算装置についてはワン著。The floating point addition/subtraction device is written by Wang.
堀越監訳「コンピュータの高速演算方式」 （近代科学
社）等に詳しい解説がある。Detailed explanations can be found in ``High-speed Computing Methods for Computers'' (Kinda Kagakusha), translated by Horikoshi.
上述した従来の浮動小数点加減算装置は、仮数部の丸め
の結果をみて、桁あふれが生じていれば、第１の更新器
の出力に対する加算処理が必要であるが、この処理がク
リティカルバスの一部となり、該装置全体の演算速度を
送らせる、という欠点があった。The conventional floating-point addition/subtraction device described above looks at the result of rounding the mantissa part, and if an overflow occurs, it is necessary to perform addition processing on the output of the first updater, but this processing is performed on one of the critical buses. This has the drawback that the calculation speed of the entire device is reduced.
本発明の浮動小数点加減算装置は、
浮動小数点データである２つの入力オペランドに対し、
大小比較をおこなう比較・選択器と、前記２つの入力オ
ペランドの指数部を入力し、その差を出力する指数部減
算器と、
前期比較・選択器から小さい方のオペランドの仮数部を
入力し、前記指数部減算器の出力の値だけ右シフトをお
こなう桁合わせ用右バレルシフタと、
前期比較・選択器の出力のうち、前記大きい方のオペラ
ンドの仮数部と前記桁合せ用バレルシフタの出力とを入
力し、両者の和または差を出力する加減算器と、
該加減算器の出力に対して、最上位″″１°′１°′ビ
ット位置を検出するビット位置デコーダと、
前記加減算器の出力を入力し、桁あふれが生じた場合に
、正規化のための１ビット右シフトをおこなう第１の右
シフタと、
前記第１の右シフタの出力を入力し、前記ビット位置デ
コーダの出力の値だけ左シフトをおこなうよう正規化用
左バレルシフタと、
前記正規化用左バレルシフタの出力を入力とし、丸めを
おこなう丸め器と、
前記丸め器の出力を入力とし、丸めによって桁あふれが
生じた場合に１ビット右シフトをおこなう第２の右シフ
タと、
前記比較・選択器の出力である大きい方のオペランドの
指数部と、前記ビット位置デコーダの出力とを入力とし
、仮数部の加減算で桁あふれが生じた場合には前記大き
い方のオペランドの指数部に″１”を加え、それ以外の
仮数部側で正規化左シフトが行われた場合は、そのシフ
ト量を前記大きい方のオペランドの指数部から減ずる第
１の更新器と、
前記大きい方のオペランドの指数部と前記ビット位置デ
コーダの出力とを入力とし、仮数部の加減算で桁あふれ
が生じた場合には、前記大きい方オペランドの指数部に
＋＋ ２ ＋＋を加え、それ以外の、仮数部側で正規化
左シフトが行われた場合には、そのシフト量に“１”を
加えたものを、前記大きい方のオペランドの指数部から
減ずる第２の更新器と、
前記丸め器の出力を入力とし、前記第１の更新器の出力
と前記第２の更新器の出力とを選択的に出力する選択器
とから構成され、
前記第２の右シフタの出力を演算結果の仮数部、前記選
択器の出力を演算結果の指数部とすることを特徴とする
。The floating point addition/subtraction device of the present invention has two input operands that are floating point data:
a comparer/selector that performs a magnitude comparison; an exponent subtractor that inputs the exponent parts of the two input operands and outputs the difference; and inputs the mantissa part of the smaller operand from the former comparer/selector; A right barrel shifter for digit alignment that shifts the value of the output of the exponent subtractor to the right, and the mantissa part of the larger operand among the outputs of the previous period comparison/selector and the output of the barrel shifter for digit alignment are input. and an adder/subtracter that outputs the sum or difference between the two; a bit position decoder that detects the most significant ""1°'1°' bit position for the output of the adder/subtracter; and a bit position decoder that receives the output of the adder/subtractor. A first right shifter performs a 1-bit right shift for normalization when an overflow occurs, and the output of the first right shifter is input, and the output value of the bit position decoder is shifted to the left. A left barrel shifter for normalization that performs a shift, a rounder that takes the output of the left barrel shifter for normalization as an input, a rounder that performs rounding, and an output of the rounder that takes the output of the rounder as an input, and when an overflow occurs due to rounding, a 1-bit A second right shifter that performs a right shift is inputted with the exponent part of the larger operand which is the output of the comparator/selector, and the output of the bit position decoder, and when an overflow occurs during addition and subtraction of the mantissa part. In this case, "1" is added to the exponent part of the larger operand, and if a normalized left shift is performed on the other mantissa sides, the shift amount is subtracted from the exponent part of the larger operand. A first updater receives the exponent part of the larger operand and the output of the bit position decoder as input, and if an overflow occurs in the addition or subtraction of the mantissa part, the exponent part of the larger operand is input with ++. 2 ++, and if a normalized left shift is performed on the mantissa side, the second shift amount plus "1" is subtracted from the exponent part of the larger operand. and a selector that takes the output of the rounder as an input and selectively outputs the output of the first updater and the output of the second updater, It is characterized in that the output of the shifter is used as the mantissa part of the calculation result, and the output of the selector is used as the exponent part of the calculation result.
従来は仮数部側で丸め処理がおこなわれてから、第２の
指数部の更新をおこなっていたが、本発明の浮動小数点
加減算装置では、丸めによって、桁あふれが生じた場合
の指数の更新結果をあらかじめ計算しておき、丸め結果
に応じて選択的に出力してやることで、丸め後の指数更
新処理をみかけ上高速化させることができる。Conventionally, the second exponent part was updated after rounding was performed on the mantissa side, but in the floating-point addition/subtraction device of the present invention, the exponent update result when overflow occurs due to rounding. By calculating in advance and selectively outputting according to the rounding result, it is possible to apparently speed up the exponent update process after rounding.
次に本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の浮動小数点加減算装置のブ
ロック図である。第１図の浮動小数点加減算装置は以下
のように浮動小数点加減算をおこなうことができる。FIG. 1 is a block diagram of a floating point addition/subtraction device according to an embodiment of the present invention. The floating point addition/subtraction device shown in FIG. 1 can perform floating point addition/subtraction as follows.
比較・選択器１１０が所定形式の浮動小数点データであ
る２つの入力オペランド１０１ａ１０ ］−ｂ 、に対
して大小を判定し、小さい方のオペランドの仮数部１０
７を桁合わせ用右バレルシフタ１１３の入力とする。The comparator/selector 110 determines the magnitude of the two input operands 101a10]-b, which are floating point data in a predetermined format, and selects the mantissa part 10 of the smaller operand.
7 is input to the right barrel shifter 113 for digit alignment.
第１のシフタ制御器１１２は、指数部減算器１１１によ
って計算された、２つの入力オペランドの指数部１０２
ａ、１０２ｂの差を第１のシフト量制御信号１０４とし
て、桁合わせ用右バレルシフタ１１３を動作させる。こ
のようにして桁合わせがおこなわれた両オペランドの仮
数部の和、或は差を加減算器１１４が出力する。The first shifter controller 112 controls the exponent part 102 of the two input operands, which is calculated by the exponent subtractor 111.
The right barrel shifter 113 for digit alignment is operated using the difference between a and 102b as a first shift amount control signal 104. The adder/subtractor 114 outputs the sum or difference of the mantissa parts of both operands whose digits have been aligned in this manner.
第１の右シフタ１１５は、加算時に桁あふれが生じた場
合に、正規化のための１ビットシフト右シフトをおこな
う、正規化用左バレルシフタ１１６は減算時の正規化の
ために必要である。The first right shifter 115 performs a 1-bit right shift for normalization when an overflow occurs during addition. The left barrel shifter 116 for normalization is necessary for normalization during subtraction.
ビット位置デコーダ１１７は加減算器１１４の出力デー
タの最上位” １ ”ビットのビット位置を検出し、第
２のシフタ制御器１１８は、デコーダ１１７の出力をも
とに、仮数部の最上位ビットが” １ ”になるまで左
シフトするように、第２のシフト量制御信号１０５を出
力し、正規化用左バレルシフタ１１６を制御する。以上
の処理に並行して、大きい方のオペランドの指数部１０
３の更新が第１の更新器１１９でおこなわれる。The bit position decoder 117 detects the bit position of the most significant "1" bit of the output data of the adder/subtractor 114, and the second shifter controller 118 detects the bit position of the most significant bit of the mantissa part based on the output of the decoder 117. The second shift amount control signal 105 is output to control the normalization left barrel shifter 116 so as to shift to the left until it reaches "1". In parallel with the above processing, the exponent part 10 of the larger operand is
3 is performed by the first updater 119.
第１の更新器２１９は、仮数部側で加算時に桁あふれが
生じた場合には大きい方のオペランドの指数部１０３に
ＩＩ Ｉ ＩＩを加え、また、仮数部側で減算時に正規
化左シフトがおこなわれた場合は、そのシフト量を大き
い方のオペランド指数部１０３から減じる。The first updater 219 adds II II II to the exponent part 103 of the larger operand when overflow occurs during addition on the mantissa side, and also adds normalized left shift during subtraction on the mantissa side. If the shift has been performed, the shift amount is subtracted from the larger operand exponent part 103.
さらに、第２の更新器１２０が第１の更新器１１９の処
理に並行して以下の動作をする。すなわち、仮数部側で
加算時に桁あふれが生じた場合には大きい方のオペラン
ドの指数部】０３に２“を加え、また仮数部側で減算時
に正規化左シフトがおこなわれた場合は、そのシフト量
に″“１”′を加えたものを大きい方のオペランドの指
数部１０３から減じる、という動作をする。第２の更新
器】２０の出力は第１の更新器２１９の出力に°゛１′
を加えた値となっている。Furthermore, the second updater 120 performs the following operations in parallel with the processing of the first updater 119. In other words, if an overflow occurs during addition on the mantissa side, 2" is added to the exponent part of the larger operand [03], and if a normalized left shift is performed during subtraction on the mantissa side, the An operation is performed in which the shift amount plus "1" is subtracted from the exponent part 103 of the larger operand. The output of the second updater 20 is the output of the first updater 219.
The value is the sum of
正規化用左バレルシフタ１１６の出力に対して丸め器１
２１が丸めをおこなう。丸めによって仮数部に桁あふれ
が生じたときは第２の右シフタ１２２によって１ビット
右シフトがおこなわれ、演算結果の仮数部として出力さ
れる。Rounder 1 is applied to the output of left barrel shifter 116 for normalization.
21 performs rounding. When overflow occurs in the mantissa due to rounding, the second right shifter 122 performs a 1-bit right shift and outputs the result as the mantissa.
また、丸めによって仮数部に桁あふれが生じなときは、
選択器１２３によって、第２の更新器１２０の出力が選
択的に出力され、また丸めによって仮数部に桁あふれが
生じなかったときは、選択器１２３によって第１の更新
器１１９の出力が選択的に出力される。選択器１２３の
出力は演算結果の指数部である。Also, if overflow does not occur in the mantissa due to rounding,
The selector 123 selectively outputs the output of the second updater 120, and when no overflow occurs in the mantissa due to rounding, the selector 123 selectively outputs the output of the first updater 119. is output to. The output of the selector 123 is the exponent part of the calculation result.
従来は仮数部側で丸めの処理がおこなわれてがら、第２
の指数部の更新をおこなっていたが、本発明ではあらか
じめ更新後の結果を計算しておき、丸め処理の結果に応
じて正しい答を選択するための高速な処理が実現できる
。Conventionally, rounding was performed on the mantissa side, but
However, in the present invention, the updated result is calculated in advance, and high-speed processing for selecting the correct answer according to the result of rounding processing can be realized.
以上説明したように、本発明は仮数部の丸め時の指数部
更新を、丸めをおこなうよりも前に計算しておき、丸め
の結果に応じて正しい指数の値を選択的に出力するもの
であり、従来技術のように、丸め後に指数更新をおこな
う場合に比べて高速に浮動小数点加減算を実行できる、
という効果がある。As explained above, the present invention calculates the update of the exponent part when rounding the mantissa part before rounding, and selectively outputs the correct exponent value according to the rounding result. Yes, floating-point additions and subtractions can be executed faster than conventional techniques that update exponents after rounding.
There is an effect.
第１図は本発明の一実施例の浮動小数点加減算装置のブ
ロック図、第２図は従来の浮動小数点加減算装置のブロ
ック図である。
１０１ａ、１０１ｂ、２０１ａ、２０１ｂ−−−人力オ
ペランド、１０２ａ、１０２ｂ、２０４ａ。
２０４ｂ・・・人力オペランドの指数部、１０３，２０
５・・・大きい方のオペランドの指数部、１０４゜２０
６・・・第１のシフト量制御信号、１０５，２０７・・
・第２のシフト量制御信号、１０６．２０３・・・大き
い方のオペランドの仮数部、１０７，２０２・・・小さ
い方のオペランドの仮数部、１１０，２１０・・・比較
・選択器、１１１，２１１・・・指数部減算器、１１２
，２１２・・・第１のシフタ制御器、１１３．２１３・
・・桁合わせ用右バレルシフタ、１１４゜２１４・・・
加減算器、１１５，２１５・・・第１の右シフタ、１１
６，２１６・・・正規用左バレルシフタ、１１７．２１
７・・・ビット位置デコーダ、１１８゜２１８・・・第
２のシフタ制御器、１１９，２１９・・・第１の更新器
、１２０，２２２・・・第２の更新器、１２１．２２０
・・・丸め器、１２２，２１１・・・第２の右シフタ、
１２３・・・選択器。FIG. 1 is a block diagram of a floating point addition/subtraction device according to an embodiment of the present invention, and FIG. 2 is a block diagram of a conventional floating point addition/subtraction device. 101a, 101b, 201a, 201b---Manual operand, 102a, 102b, 204a. 204b...Exponent part of human operand, 103,20
5...Exponent part of larger operand, 104°20
6...first shift amount control signal, 105,207...
- Second shift amount control signal, 106.203... Mantissa part of larger operand, 107, 202... Mantissa part of smaller operand, 110, 210... Comparison/selector, 111, 211...Exponent subtractor, 112
, 212... first shifter controller, 113.213.
...Right barrel shifter for digit alignment, 114°214...
Adder/subtractor, 115, 215...first right shifter, 11
6,216...Regular left barrel shifter, 117.21
7...Bit position decoder, 118°218...Second shifter controller, 119,219...First updater, 120,222...Second updater, 121.220
...Rounder, 122,211...Second right shifter,
123...Selector.
Claims (1)
、大小比較をおこなう比較・選択器と、前記２つの入力
オペランドの指数部を入力し、その差を出力する指数部
減算器と、前期比較・選択器から小さい方のオペランド
の仮数部を入力し、前記指数部減算器の出力の値だけ右
シフトをおこなう桁合わせ用右バレルシフタと、 前期比較・選択器の出力のうち、前記大きい方のオペラ
ンドの仮数部と前記桁合せ用バレルシフタの出力とを入
力し、両者の和または差を出力する加減算器と、 該加減算器の出力に対して、最上位“１”ビットのビッ
ト位置を検出するビット位置デコーダと、 前記加減算器の出力を入力し、桁あふれが生じた場合に
、正規化のための１ビット右シフトをおこなう第１の右
シフタと、 前記第１の右シフタの出力を入力し、前記ビット位置デ
コーダの出力の値だけ左シフトをおこなうよう正規化用
左バレルシフタと、 前記正規化用左バレルシフタの出力を入力とし、丸めを
おこなう丸め器と、 前記丸め器の出力を入力とし、丸めによつて桁あふれが
生じた場合に１ビット右シフトをおこなう第２の右シフ
タと、 前記比較・選択器の出力である大きい方のオペランドの
指数部と、前記ビット位置デコーダの出力とを入力とし
、仮数部の加減算で桁あふれが生じた場合には前記大き
い方のオペランドの指数部に“１”を加え、それ以外の
仮数部側で正規化左シフトが行われた場合は、そのシフ
ト量を前記大きい方のオペランドの指数部から減ずる第
１の更新器と、 前記大きい方のオペランドの指数部と前記ビット位置デ
コーダの出力とを入力とし、仮数部の加減算で桁あふれ
が生じた場合には、前記大きい方のオペランドの指数部
に“２”を加え、それ以外の、仮数部側で正規化左シフ
トが行われた場合は、そのシフト量に“１”を加えたも
のを、前記大きい方のオペランドの指数部から減ずる第
２の更新器と、 前記丸め器の出力を入力とし、前記第１の更新器の出力
と前記第２の更新器の出力とを選択的に出力する選択器
とから構成され、 前記第２の右シフタの出力を演算結果の仮数部、前記選
択器の出力を演算結果の指数部とすることを特徴とする
浮動小数点加減算装置。[Scope of Claims] A comparison/selector that performs a magnitude comparison on two input operands that are floating point data, and an exponent subtracter that inputs the exponent parts of the two input operands and outputs the difference. , a right barrel shifter for digit alignment which inputs the mantissa of the smaller operand from the previous comparison/selector and shifts it to the right by the value of the output of the exponent subtractor; an adder/subtracter that inputs the mantissa part of the larger operand and the output of the barrel shifter for digit alignment and outputs the sum or difference between the two; a bit position decoder that detects the output of the adder/subtractor; a first right shifter that receives the output of the adder/subtractor and performs a 1-bit right shift for normalization when an overflow occurs; a left barrel shifter for normalization that inputs the output and performs left shifting by the value of the output of the bit position decoder; a rounder that inputs the output of the left barrel shifter for normalization and performs rounding; and an output of the rounder. a second right shifter that takes as input and performs a 1-bit right shift when overflow occurs due to rounding; an exponent part of the larger operand that is the output of the comparator/selector; and the bit position decoder. If an overflow occurs during addition or subtraction of the mantissa, "1" is added to the exponent of the larger operand, and a normalized left shift is performed on the other mantissa. , a first updater that subtracts the shift amount from the exponent part of the larger operand, and the exponent part of the larger operand and the output of the bit position decoder are input, and the digits are calculated by adding and subtracting the mantissa part. If an overflow occurs, add "2" to the exponent part of the larger operand, and if a normalized left shift is performed on the mantissa side, add "1" to the shift amount. a second updater that subtracts the added value from the exponent part of the larger operand; and the output of the rounder is input, and the output of the first updater and the output of the second updater are combined. A floating-point addition/subtraction device comprising: a selector that selectively outputs the output, wherein the output of the second right shifter is used as the mantissa part of the operation result, and the output of the selector is used as the exponent part of the operation result.
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|---|---|---|---|
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|---|---|---|---|
| JP2010067A JP2508868B2 (en) | 1990-01-18 | 1990-01-18 | Floating point addition / subtraction unit |
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| Publication Number | Publication Date |
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| JPH03214232A true JPH03214232A (en) | 1991-09-19 |
| JP2508868B2 JP2508868B2 (en) | 1996-06-19 |
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1990
- 1990-01-18 JP JP2010067A patent/JP2508868B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583805A (en) * | 1994-12-09 | 1996-12-10 | International Business Machines Corporation | Floating-point processor having post-writeback spill stage |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2508868B2 (en) | 1996-06-19 |
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