JPH03214232A - 浮動小数点加減算装置 - Google Patents
浮動小数点加減算装置Info
- Publication number
- JPH03214232A JPH03214232A JP2010067A JP1006790A JPH03214232A JP H03214232 A JPH03214232 A JP H03214232A JP 2010067 A JP2010067 A JP 2010067A JP 1006790 A JP1006790 A JP 1006790A JP H03214232 A JPH03214232 A JP H03214232A
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- JP
- Japan
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- output
- exponent
- mantissa
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- shifter
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- 238000010606 normalization Methods 0.000 claims description 16
- 238000007792 addition Methods 0.000 description 19
- 238000004364 calculation method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は浮動小数点加減算装置に関する。
第２図は従来の浮動小数点加減算装置である。
第２図において、比較・選択器２１０は所定形式のｎピ
ッＩ〜浮動小数点データである入力オペランド２０１ａ
、２０１ｂを入力とし、その大小を判定して、小さい方
のオペランドの仮数部２０２を桁合わせ用右バレルシフ
タ２１３に出力し、大きい方のオペランドの仮数部２０
３を加減算器２１４に出力する。
ッＩ〜浮動小数点データである入力オペランド２０１ａ
、２０１ｂを入力とし、その大小を判定して、小さい方
のオペランドの仮数部２０２を桁合わせ用右バレルシフ
タ２１３に出力し、大きい方のオペランドの仮数部２０
３を加減算器２１４に出力する。
第１のシフタ制御器２１２は、指数部減算器２１１−に
よって計算された２つの入力オペランド２０１、ａ、２
０１ｂの指数部２０４ａ、２０４ｂの差を、第１のシフ
ト量制御信号２０６として桁合わせ用右バレルシフタ２
１３に出力し、桁合わせ用右バレルシフタ２１３を動作
させるものである。尚、シフトによって空いたビット位
置には″Ｏ゛′を詰める。このようにして桁合せがおこ
なわれた肉入カオベランド２０１ａ、２０１ｂの仮数部
の和、或は差を加減算器２１４が出力する。
よって計算された２つの入力オペランド２０１、ａ、２
０１ｂの指数部２０４ａ、２０４ｂの差を、第１のシフ
ト量制御信号２０６として桁合わせ用右バレルシフタ２
１３に出力し、桁合わせ用右バレルシフタ２１３を動作
させるものである。尚、シフトによって空いたビット位
置には″Ｏ゛′を詰める。このようにして桁合せがおこ
なわれた肉入カオベランド２０１ａ、２０１ｂの仮数部
の和、或は差を加減算器２１４が出力する。
第１の右シフタ２１５は、加減算器２１４による加算時
に桁合ふれが生じた場合に、正規化のための１ビット右
シフトをおこなう。また、正規化用左バレルシフタ２１
６は減算時の正規化のために必要である。
に桁合ふれが生じた場合に、正規化のための１ビット右
シフトをおこなう。また、正規化用左バレルシフタ２１
６は減算時の正規化のために必要である。
ビット位置デコーダ２１７は、加減算器２１４の出力デ
ータの最上位““１”ビットのビット位置を検出し、第
２のシフタ制御器２１８はデコーダ２１７の出力をもと
に、仮数部の最上位ビットが′“１になるまで、左シフ
トするように第２のシフト量制御信号２０７を出力し、
正規化用左バレルシフタ２１６を制御する。尚、シフト
によって空いたビット位置には０″を詰める０以上の処
理に並行して、大きい方の指数部２０５の更新が第１の
更新器２１っでおこなわれる。
ータの最上位““１”ビットのビット位置を検出し、第
２のシフタ制御器２１８はデコーダ２１７の出力をもと
に、仮数部の最上位ビットが′“１になるまで、左シフ
トするように第２のシフト量制御信号２０７を出力し、
正規化用左バレルシフタ２１６を制御する。尚、シフト
によって空いたビット位置には０″を詰める０以上の処
理に並行して、大きい方の指数部２０５の更新が第１の
更新器２１っでおこなわれる。
次に正規化用左バレルシフタの出力に対して丸め器２２
０によって丸め処理がおこなわれる。丸めによって仮数
部に桁あふれが生じたときは、第２の右シフタ２２１に
よって１ビット右シフトがおこなわれ、演算結果の仮数
部として出力される。
０によって丸め処理がおこなわれる。丸めによって仮数
部に桁あふれが生じたときは、第２の右シフタ２２１に
よって１ビット右シフトがおこなわれ、演算結果の仮数
部として出力される。
また丸めによって仮数部に桁あふれが生じたときは、第
２の更新器２２２で指数部の更新が再びおこなわれる。
２の更新器２２２で指数部の更新が再びおこなわれる。
すなわち第１の更新器２１９の出力に１”を加えたもの
が出力される。
が出力される。
尚、浮動小数点加減算装置についてはワン著。
堀越監訳「コンピュータの高速演算方式」 （近代科学
社）等に詳しい解説がある。
社）等に詳しい解説がある。
上述した従来の浮動小数点加減算装置は、仮数部の丸め
の結果をみて、桁あふれが生じていれば、第１の更新器
の出力に対する加算処理が必要であるが、この処理がク
リティカルバスの一部となり、該装置全体の演算速度を
送らせる、という欠点があった。
の結果をみて、桁あふれが生じていれば、第１の更新器
の出力に対する加算処理が必要であるが、この処理がク
リティカルバスの一部となり、該装置全体の演算速度を
送らせる、という欠点があった。
本発明の浮動小数点加減算装置は、
浮動小数点データである２つの入力オペランドに対し、
大小比較をおこなう比較・選択器と、前記２つの入力オ
ペランドの指数部を入力し、その差を出力する指数部減
算器と、 前期比較・選択器から小さい方のオペランドの仮数部を
入力し、前記指数部減算器の出力の値だけ右シフトをお
こなう桁合わせ用右バレルシフタと、 前期比較・選択器の出力のうち、前記大きい方のオペラ
ンドの仮数部と前記桁合せ用バレルシフタの出力とを入
力し、両者の和または差を出力する加減算器と、 該加減算器の出力に対して、最上位″″１°′１°′ビ
ット位置を検出するビット位置デコーダと、 前記加減算器の出力を入力し、桁あふれが生じた場合に
、正規化のための１ビット右シフトをおこなう第１の右
シフタと、 前記第１の右シフタの出力を入力し、前記ビット位置デ
コーダの出力の値だけ左シフトをおこなうよう正規化用
左バレルシフタと、 前記正規化用左バレルシフタの出力を入力とし、丸めを
おこなう丸め器と、 前記丸め器の出力を入力とし、丸めによって桁あふれが
生じた場合に１ビット右シフトをおこなう第２の右シフ
タと、 前記比較・選択器の出力である大きい方のオペランドの
指数部と、前記ビット位置デコーダの出力とを入力とし
、仮数部の加減算で桁あふれが生じた場合には前記大き
い方のオペランドの指数部に″１”を加え、それ以外の
仮数部側で正規化左シフトが行われた場合は、そのシフ
ト量を前記大きい方のオペランドの指数部から減ずる第
１の更新器と、 前記大きい方のオペランドの指数部と前記ビット位置デ
コーダの出力とを入力とし、仮数部の加減算で桁あふれ
が生じた場合には、前記大きい方オペランドの指数部に
＋＋ ２ ＋＋を加え、それ以外の、仮数部側で正規化
左シフトが行われた場合には、そのシフト量に“１”を
加えたものを、前記大きい方のオペランドの指数部から
減ずる第２の更新器と、 前記丸め器の出力を入力とし、前記第１の更新器の出力
と前記第２の更新器の出力とを選択的に出力する選択器
とから構成され、 前記第２の右シフタの出力を演算結果の仮数部、前記選
択器の出力を演算結果の指数部とすることを特徴とする
。
大小比較をおこなう比較・選択器と、前記２つの入力オ
ペランドの指数部を入力し、その差を出力する指数部減
算器と、 前期比較・選択器から小さい方のオペランドの仮数部を
入力し、前記指数部減算器の出力の値だけ右シフトをお
こなう桁合わせ用右バレルシフタと、 前期比較・選択器の出力のうち、前記大きい方のオペラ
ンドの仮数部と前記桁合せ用バレルシフタの出力とを入
力し、両者の和または差を出力する加減算器と、 該加減算器の出力に対して、最上位″″１°′１°′ビ
ット位置を検出するビット位置デコーダと、 前記加減算器の出力を入力し、桁あふれが生じた場合に
、正規化のための１ビット右シフトをおこなう第１の右
シフタと、 前記第１の右シフタの出力を入力し、前記ビット位置デ
コーダの出力の値だけ左シフトをおこなうよう正規化用
左バレルシフタと、 前記正規化用左バレルシフタの出力を入力とし、丸めを
おこなう丸め器と、 前記丸め器の出力を入力とし、丸めによって桁あふれが
生じた場合に１ビット右シフトをおこなう第２の右シフ
タと、 前記比較・選択器の出力である大きい方のオペランドの
指数部と、前記ビット位置デコーダの出力とを入力とし
、仮数部の加減算で桁あふれが生じた場合には前記大き
い方のオペランドの指数部に″１”を加え、それ以外の
仮数部側で正規化左シフトが行われた場合は、そのシフ
ト量を前記大きい方のオペランドの指数部から減ずる第
１の更新器と、 前記大きい方のオペランドの指数部と前記ビット位置デ
コーダの出力とを入力とし、仮数部の加減算で桁あふれ
が生じた場合には、前記大きい方オペランドの指数部に
＋＋ ２ ＋＋を加え、それ以外の、仮数部側で正規化
左シフトが行われた場合には、そのシフト量に“１”を
加えたものを、前記大きい方のオペランドの指数部から
減ずる第２の更新器と、 前記丸め器の出力を入力とし、前記第１の更新器の出力
と前記第２の更新器の出力とを選択的に出力する選択器
とから構成され、 前記第２の右シフタの出力を演算結果の仮数部、前記選
択器の出力を演算結果の指数部とすることを特徴とする
。
従来は仮数部側で丸め処理がおこなわれてから、第２の
指数部の更新をおこなっていたが、本発明の浮動小数点
加減算装置では、丸めによって、桁あふれが生じた場合
の指数の更新結果をあらかじめ計算しておき、丸め結果
に応じて選択的に出力してやることで、丸め後の指数更
新処理をみかけ上高速化させることができる。
指数部の更新をおこなっていたが、本発明の浮動小数点
加減算装置では、丸めによって、桁あふれが生じた場合
の指数の更新結果をあらかじめ計算しておき、丸め結果
に応じて選択的に出力してやることで、丸め後の指数更
新処理をみかけ上高速化させることができる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の浮動小数点加減算装置のブ
ロック図である。第１図の浮動小数点加減算装置は以下
のように浮動小数点加減算をおこなうことができる。
ロック図である。第１図の浮動小数点加減算装置は以下
のように浮動小数点加減算をおこなうことができる。
比較・選択器１１０が所定形式の浮動小数点データであ
る２つの入力オペランド１０１ａ１０ ］−ｂ 、に対
して大小を判定し、小さい方のオペランドの仮数部１０
７を桁合わせ用右バレルシフタ１１３の入力とする。
る２つの入力オペランド１０１ａ１０ ］−ｂ 、に対
して大小を判定し、小さい方のオペランドの仮数部１０
７を桁合わせ用右バレルシフタ１１３の入力とする。
第１のシフタ制御器１１２は、指数部減算器１１１によ
って計算された、２つの入力オペランドの指数部１０２
ａ、１０２ｂの差を第１のシフト量制御信号１０４とし
て、桁合わせ用右バレルシフタ１１３を動作させる。こ
のようにして桁合わせがおこなわれた両オペランドの仮
数部の和、或は差を加減算器１１４が出力する。
って計算された、２つの入力オペランドの指数部１０２
ａ、１０２ｂの差を第１のシフト量制御信号１０４とし
て、桁合わせ用右バレルシフタ１１３を動作させる。こ
のようにして桁合わせがおこなわれた両オペランドの仮
数部の和、或は差を加減算器１１４が出力する。
第１の右シフタ１１５は、加算時に桁あふれが生じた場
合に、正規化のための１ビットシフト右シフトをおこな
う、正規化用左バレルシフタ１１６は減算時の正規化の
ために必要である。
合に、正規化のための１ビットシフト右シフトをおこな
う、正規化用左バレルシフタ１１６は減算時の正規化の
ために必要である。
ビット位置デコーダ１１７は加減算器１１４の出力デー
タの最上位” １ ”ビットのビット位置を検出し、第
２のシフタ制御器１１８は、デコーダ１１７の出力をも
とに、仮数部の最上位ビットが” １ ”になるまで左
シフトするように、第２のシフト量制御信号１０５を出
力し、正規化用左バレルシフタ１１６を制御する。以上
の処理に並行して、大きい方のオペランドの指数部１０
３の更新が第１の更新器１１９でおこなわれる。
タの最上位” １ ”ビットのビット位置を検出し、第
２のシフタ制御器１１８は、デコーダ１１７の出力をも
とに、仮数部の最上位ビットが” １ ”になるまで左
シフトするように、第２のシフト量制御信号１０５を出
力し、正規化用左バレルシフタ１１６を制御する。以上
の処理に並行して、大きい方のオペランドの指数部１０
３の更新が第１の更新器１１９でおこなわれる。
第１の更新器２１９は、仮数部側で加算時に桁あふれが
生じた場合には大きい方のオペランドの指数部１０３に
ＩＩ Ｉ ＩＩを加え、また、仮数部側で減算時に正規
化左シフトがおこなわれた場合は、そのシフト量を大き
い方のオペランド指数部１０３から減じる。
生じた場合には大きい方のオペランドの指数部１０３に
ＩＩ Ｉ ＩＩを加え、また、仮数部側で減算時に正規
化左シフトがおこなわれた場合は、そのシフト量を大き
い方のオペランド指数部１０３から減じる。
さらに、第２の更新器１２０が第１の更新器１１９の処
理に並行して以下の動作をする。すなわち、仮数部側で
加算時に桁あふれが生じた場合には大きい方のオペラン
ドの指数部】０３に２“を加え、また仮数部側で減算時
に正規化左シフトがおこなわれた場合は、そのシフト量
に″“１”′を加えたものを大きい方のオペランドの指
数部１０３から減じる、という動作をする。第２の更新
器】２０の出力は第１の更新器２１９の出力に°゛１′
を加えた値となっている。
理に並行して以下の動作をする。すなわち、仮数部側で
加算時に桁あふれが生じた場合には大きい方のオペラン
ドの指数部】０３に２“を加え、また仮数部側で減算時
に正規化左シフトがおこなわれた場合は、そのシフト量
に″“１”′を加えたものを大きい方のオペランドの指
数部１０３から減じる、という動作をする。第２の更新
器】２０の出力は第１の更新器２１９の出力に°゛１′
を加えた値となっている。
正規化用左バレルシフタ１１６の出力に対して丸め器１
２１が丸めをおこなう。丸めによって仮数部に桁あふれ
が生じたときは第２の右シフタ１２２によって１ビット
右シフトがおこなわれ、演算結果の仮数部として出力さ
れる。
２１が丸めをおこなう。丸めによって仮数部に桁あふれ
が生じたときは第２の右シフタ１２２によって１ビット
右シフトがおこなわれ、演算結果の仮数部として出力さ
れる。
また、丸めによって仮数部に桁あふれが生じなときは、
選択器１２３によって、第２の更新器１２０の出力が選
択的に出力され、また丸めによって仮数部に桁あふれが
生じなかったときは、選択器１２３によって第１の更新
器１１９の出力が選択的に出力される。選択器１２３の
出力は演算結果の指数部である。
選択器１２３によって、第２の更新器１２０の出力が選
択的に出力され、また丸めによって仮数部に桁あふれが
生じなかったときは、選択器１２３によって第１の更新
器１１９の出力が選択的に出力される。選択器１２３の
出力は演算結果の指数部である。
従来は仮数部側で丸めの処理がおこなわれてがら、第２
の指数部の更新をおこなっていたが、本発明ではあらか
じめ更新後の結果を計算しておき、丸め処理の結果に応
じて正しい答を選択するための高速な処理が実現できる
。
の指数部の更新をおこなっていたが、本発明ではあらか
じめ更新後の結果を計算しておき、丸め処理の結果に応
じて正しい答を選択するための高速な処理が実現できる
。
以上説明したように、本発明は仮数部の丸め時の指数部
更新を、丸めをおこなうよりも前に計算しておき、丸め
の結果に応じて正しい指数の値を選択的に出力するもの
であり、従来技術のように、丸め後に指数更新をおこな
う場合に比べて高速に浮動小数点加減算を実行できる、
という効果がある。
更新を、丸めをおこなうよりも前に計算しておき、丸め
の結果に応じて正しい指数の値を選択的に出力するもの
であり、従来技術のように、丸め後に指数更新をおこな
う場合に比べて高速に浮動小数点加減算を実行できる、
という効果がある。
第１図は本発明の一実施例の浮動小数点加減算装置のブ
ロック図、第２図は従来の浮動小数点加減算装置のブロ
ック図である。 １０１ａ、１０１ｂ、２０１ａ、２０１ｂ−−−人力オ
ペランド、１０２ａ、１０２ｂ、２０４ａ。 ２０４ｂ・・・人力オペランドの指数部、１０３，２０
５・・・大きい方のオペランドの指数部、１０４゜２０
６・・・第１のシフト量制御信号、１０５，２０７・・
・第２のシフト量制御信号、１０６．２０３・・・大き
い方のオペランドの仮数部、１０７，２０２・・・小さ
い方のオペランドの仮数部、１１０，２１０・・・比較
・選択器、１１１，２１１・・・指数部減算器、１１２
，２１２・・・第１のシフタ制御器、１１３．２１３・
・・桁合わせ用右バレルシフタ、１１４゜２１４・・・
加減算器、１１５，２１５・・・第１の右シフタ、１１
６，２１６・・・正規用左バレルシフタ、１１７．２１
７・・・ビット位置デコーダ、１１８゜２１８・・・第
２のシフタ制御器、１１９，２１９・・・第１の更新器
、１２０，２２２・・・第２の更新器、１２１．２２０
・・・丸め器、１２２，２１１・・・第２の右シフタ、
１２３・・・選択器。
ロック図、第２図は従来の浮動小数点加減算装置のブロ
ック図である。 １０１ａ、１０１ｂ、２０１ａ、２０１ｂ−−−人力オ
ペランド、１０２ａ、１０２ｂ、２０４ａ。 ２０４ｂ・・・人力オペランドの指数部、１０３，２０
５・・・大きい方のオペランドの指数部、１０４゜２０
６・・・第１のシフト量制御信号、１０５，２０７・・
・第２のシフト量制御信号、１０６．２０３・・・大き
い方のオペランドの仮数部、１０７，２０２・・・小さ
い方のオペランドの仮数部、１１０，２１０・・・比較
・選択器、１１１，２１１・・・指数部減算器、１１２
，２１２・・・第１のシフタ制御器、１１３．２１３・
・・桁合わせ用右バレルシフタ、１１４゜２１４・・・
加減算器、１１５，２１５・・・第１の右シフタ、１１
６，２１６・・・正規用左バレルシフタ、１１７．２１
７・・・ビット位置デコーダ、１１８゜２１８・・・第
２のシフタ制御器、１１９，２１９・・・第１の更新器
、１２０，２２２・・・第２の更新器、１２１．２２０
・・・丸め器、１２２，２１１・・・第２の右シフタ、
１２３・・・選択器。
Claims (1)
- 【特許請求の範囲】 浮動小数点データである２つの入力オペランドに対し
、大小比較をおこなう比較・選択器と、前記２つの入力
オペランドの指数部を入力し、その差を出力する指数部
減算器と、前期比較・選択器から小さい方のオペランド
の仮数部を入力し、前記指数部減算器の出力の値だけ右
シフトをおこなう桁合わせ用右バレルシフタと、 前期比較・選択器の出力のうち、前記大きい方のオペラ
ンドの仮数部と前記桁合せ用バレルシフタの出力とを入
力し、両者の和または差を出力する加減算器と、 該加減算器の出力に対して、最上位“１”ビットのビッ
ト位置を検出するビット位置デコーダと、 前記加減算器の出力を入力し、桁あふれが生じた場合に
、正規化のための１ビット右シフトをおこなう第１の右
シフタと、 前記第１の右シフタの出力を入力し、前記ビット位置デ
コーダの出力の値だけ左シフトをおこなうよう正規化用
左バレルシフタと、 前記正規化用左バレルシフタの出力を入力とし、丸めを
おこなう丸め器と、 前記丸め器の出力を入力とし、丸めによつて桁あふれが
生じた場合に１ビット右シフトをおこなう第２の右シフ
タと、 前記比較・選択器の出力である大きい方のオペランドの
指数部と、前記ビット位置デコーダの出力とを入力とし
、仮数部の加減算で桁あふれが生じた場合には前記大き
い方のオペランドの指数部に“１”を加え、それ以外の
仮数部側で正規化左シフトが行われた場合は、そのシフ
ト量を前記大きい方のオペランドの指数部から減ずる第
１の更新器と、 前記大きい方のオペランドの指数部と前記ビット位置デ
コーダの出力とを入力とし、仮数部の加減算で桁あふれ
が生じた場合には、前記大きい方のオペランドの指数部
に“２”を加え、それ以外の、仮数部側で正規化左シフ
トが行われた場合は、そのシフト量に“１”を加えたも
のを、前記大きい方のオペランドの指数部から減ずる第
２の更新器と、 前記丸め器の出力を入力とし、前記第１の更新器の出力
と前記第２の更新器の出力とを選択的に出力する選択器
とから構成され、 前記第２の右シフタの出力を演算結果の仮数部、前記選
択器の出力を演算結果の指数部とすることを特徴とする
浮動小数点加減算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010067A JP2508868B2 (ja) | 1990-01-18 | 1990-01-18 | 浮動小数点加減算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010067A JP2508868B2 (ja) | 1990-01-18 | 1990-01-18 | 浮動小数点加減算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214232A true JPH03214232A (ja) | 1991-09-19 |
| JP2508868B2 JP2508868B2 (ja) | 1996-06-19 |
Family
ID=11740035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010067A Expired - Fee Related JP2508868B2 (ja) | 1990-01-18 | 1990-01-18 | 浮動小数点加減算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508868B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583805A (en) * | 1994-12-09 | 1996-12-10 | International Business Machines Corporation | Floating-point processor having post-writeback spill stage |
-
1990
- 1990-01-18 JP JP2010067A patent/JP2508868B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583805A (en) * | 1994-12-09 | 1996-12-10 | International Business Machines Corporation | Floating-point processor having post-writeback spill stage |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2508868B2 (ja) | 1996-06-19 |
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