JPH03214243A - ウオッチドッグタイマ内蔵マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はウォッチドッグタイマ内蔵マイクロコンピュー
タに関し、特にＣＰＵと周辺ハードウェアを１つのシリ
コンチップ上に搭載したシングルチップ・マイクロコン
ピュータ（以下マイコンと略す）におけるウォッチドッ
グタイマ内蔵マイコンに関する。

〔従来の技術〕

従来、この種のマイコンは、第５図に示すような構成に
なっていた。すなわち、正常動作時であればＣＰＵ３が
定期的にウォッチドッグタイマ４に対してクリア信号を
出力するため、ウォッチドッグタイマ４は異常検出信号
は発生しないが、何らかの原因でＣＰＵ３が暴走状態と
なるとクリア信号が出力されなくなり、ウォッチドッグ
タイマ４はオーバフローして異常検出信号を発生し、こ
れがＣＰＵ３に対するノンマスカブル割込みＩＮＴＷＤ
となり、ウォッチドッグタイマ割込みが動作される構成
となっていた。

〔発明が解決しようとする課題〕

上述した従来のマイコンは、ウォッチドッグタイマがＣ
ＰＵに対しノンマスカブル割込みを発生するだけなので
ＣＰＵが命令動作は正しく実行しているが、暴走状態に
おちいった場合には、ノンマスカブル割込みによって異
常を検知し、正常動作に復帰することができるが、ＣＰ
Ｕが命令動作を正しく実行できないような暴走状態とな
った場合には、ノンマスカブル割込みルーチンも正常に
動作しないため、正常動作に復帰できない欠点があった
。

本発明の目的は、ＣＰＵが命令動作を正しく実行できな
いような異常状態となっても、確実にＣＰＵを正常動作
に復帰させることができるウォッチドッグタイマ内蔵マ
イクロコンピュータを提供することにある。

〔課題ご解決するための手段〕

本発明のウォッチドッグタイマ内蔵マイクロコンピュー
タは、ＣＰＵと、前記ＣＰＵからのクリア信号が所定期
間内に印加されない時に異常検出信号を発生するウォッ
チドッグタイマと、前記異常検出信号を前記ＣＰＵのリ
セット信号としてＣＰＵに入力する手段と、前記異常検
出信号を記憶する記憶手段と、前記記憶手段の出力によ
り前記ＣＰＵのウォッチドッグタイマ割込みを起動させ
る手段と、このウォッチドッグタイマ割込みが受付けさ
れたことにより前記ＣＰＵから発生する受付信号により
前記記憶手段の出力をクリアする手段とを有することを
特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は、本発明の第１の実施例を示すブロック図であ
る。マイコン１は周辺ハードウェア２゜ＣＰＵ３．ウォ
ッチドッグタイマ４を内蔵している。ウォッチドッグタ
イマ４の異常検出信号によって、Ｒ／Ｓフリップフロッ
プ５がセットされ、ウォッチドッグタイマ割込み要求Ｉ
ＮＴＷＤを発生する。Ｒ／Ｓフリップフロップ５はＲＥ
ＳＥＴ端子からのリセット信号およびウォッチドッグタ
イマ割込み受付信号ＩＮＴＷＤ　−ＡＣＫによってクリ
アされる。

このような構成のマイコン１で、何らかの要因によりＣ
ＰＵ３が暴走状態となりクリア信号が出力されなくなる
とウォッチドッグタイマ４はオーバフローし、異常検出
信号が出力される。この異常検出信号によってＲ／Ｓフ
リップフロップ５はセットされ、ウォッチドッグタイマ
４のオーバフローが発生したことを記憶する。

さらに異常検出信号はＣＰＵ３のリセット信号となりＣ
ＰＵ３をハードウェア的にリセットする。そして、リセ
ット動作の終了後ＣＰＵ３が正常動作を開始すると、Ｒ
／Ｓフリップフロップ５に記憶されていたウォッチドッ
グタイマ割込み要求により、ただちにウォッチドッグタ
イマ割込みが発生し、ウォッチドッグタイマ割込みルー
チンが実行される。ウォッチドッグタイマ割込みが受付
けられればウォッチドッグ割込み受付は信号Ｉ　ＮＴＷ
Ｄ　−ＡＣＫが発生しＲ／Ｓフリップフロップ５はクリ
アされる。

以上の動作により、ＣＰＵ３はハードウェアリセットに
よって確実に正常動作に復帰し、その後にウォッチドッ
グタイマ割込みが起動されるのでたとえＣＰＵが命令動
作を正しく動作できないような暴走状態となってもウォ
ッチドッグタイマ割込みルーチンは正常動作することが
保証される。

Ｒ／Ｓフリップフロップ５が外部ＲＥＳＥＴ端子からの
リセット信号によってクリアされる構成となっているの
は、ＲＥＳＥＴ端子からのシステムリセットの場合には
、ウォッチドッグタイマ割込みの発生を禁止し、必ずイ
ニシャルルーチンからプログラムが実行されるようにす
るためである。

第２図は本発明の第２の実施例を説明するためのブロッ
ク図である。第１の実施例との相違点はフラグ６にある
。このフラグ６はウォッチドッグタイマ４の異常検出信
号をＣＰＵ３のリセット信号として入力するかどうかを
選択するフラグである。

フラグ６が“０°′であれば、従来のマイコンと同様に
ＣＰＵ３はウォッチドッグタイマ４のオーバフローによ
ってはリセットされない。フラグ６が１゛′であれば第
１の実施例と全く同じ動作となる。

フラグ６を追加したことにより、ウォッチドッグタイマ
４をウォッチドッグタイマとして使用せず、通常のイン
ターバルタイマ割込みとして使用することが可能となり
、より応用の広い構成となっている。

フラグ６は、ウォッチドッグタイマ４に含め、ウォッチ
ドッグタイマ４のオーバフロー時間の選択や、スタート
指示を行なう制御レジスタの一部として組み込み、この
制御レジスタは外部ＲＥＳＥＴ端子からのリセット信号
によるシステムリセット後プログラムにより、１回だけ
書込みができるように構成すればより効果的である。第
３図にフラグ６を制御レジスタの一部としたー構成例を
示す。アドレスデコーダ１０はアドレスバス８上のデー
タをデコードして、制御レジスタ１５のアドレスがアド
レスバス８上に出力されたらデコード信号を出力する。

Ｒ／Ｓフリップフロップ１２はデコード信号とライト信
号ＷＲのアンドゲート１１による論理積によってセット
され、システムリセット信号によりクリアされる。Ｄフ
リップフロップ１３はＲ／Ｓフリップフロップ１２の出
力を入力とし、ライト信号ＷＲの反転信号をラッチクロ
ックとしている。またＤフリップフロラ１１３はシステ
ムリセット信号によりクリアされる。

フラグ６を含む制御レジスタ１５は、アドレスデコーダ
１０からのアドレスデコード信号と、Ｄフリップフロッ
プ１３の反転出力と、ライト信号ＷＲのアンドゲート１
４による論理積出力をラッチクロックとし、データバス
９上のデータを入力するＤフリップフロップである７他
のフリ・ンブフロップと同様に制御レジスタ１５はシス
テムリセット信号によりクリアされる。

以下動作を説明する。ＲＥＳＥＴ端子からのシステムリ
セット信号によってＲ／Ｓフリップフロップ１２はクリ
アされ０″を出力するＤフリップフロップ１３もシステ
ムリセット信号によってクリアされる。また、入力信号
がＲ／Ｓフリップフロップ１２の出力の゛０パであるの
て゛、Ｄフリップフロップ１３の反転出力は°“１°゛
の状態を保持している。制御レジスタ１５もシステムリ
セット信号によってクリアされ初期値を保持している。

このような初期状態から、制御レジスタ１５への書込み
命令が実行されると、アドレスデコーダ１０の出力がア
クティブとなりＤフリップフロップ１３の反転出力は１
″′であるからライト信号ＷＲに同期して、アンドゲー
ト１４はアクティブとなり、制御レジスタ］５のラッチ
クロックとして入力され制御レジスタ１５への書込みが
行なわれる。同時にＲ／Ｓフリップフロップ１２もライ
ト信号ＷＲに同期してセットされる。

Ｄフリップフロップ１３は、ライト信号ＷＲの反転信号
をラッチクロックとしているのでライト信号ＷＲの期間
中は変化せず、ライト信号ＷＲが終了すると、Ｒ／Ｓフ
リップフロップ１２の新しい出力状態である“１″を入
力し、反転出力として゛０゛′を出力する。この結果、
アンドゲート１４の入力の一つは常に“０″となるため
以降アンドゲート１４がアクティブとなり、制御レジス
タ１５のデータが書き換えられることはなくなる。

第４図は本発明の第３の実施例のブロック図である。第
３図に示す第２の実施例にフラグ７を介してウォッチド
ッグタイマ４からの異常検出信号を周辺ハードウェハ２
のリセット信号として追加している構成となっている。

すなわちこのフラグ７は、ウォッチドッグタイマ４の異
常検出信号を周辺ハードウェハ２のリセット信号として
入力するかどうかを選択するフラグである。フラグ７が
“０°゛であれば、第２の実施例と同じく、周辺ハード
ウェハ２はウォッチドッグタイマ４のオーバフローによ
ってはリセットされない。フラグ７が°“１″であれば
、ウォッチドッグタイマ４のオーバフローによって周辺
ハードウェハ２はリセットされる。

フラグ７を１″として周辺ハード２をリセットすればよ
り確実にマイコン１全体を正常動作に復帰させることが
できるが、反面周辺ハードウェハをリセットすると、す
べての出力ボートがオフしたり、水晶発振の発振安定時
間をカウントする回路が動作して数ｍｓの間、ＣＰＵ３
が動作を停止してしまうなどの不都合も発生する。した
がって周辺ハードウェア２をウォッチドッグタイマ４の
オーバフローによってリセットすべきかどうかは応用装
置によって異なる。このため本実施例のようにフラグ７
によって選択できる構成が効果的である。

なお、フラグ７は、第２の実施例で説明した構成と同一
にして、ウォッチドッグタイマ４内の制御レジスタに組
み込み、システムリセット後１回だけ書込めるようにす
ればより効果的である。

〔発明の効果〕

以上説明したように本発明は、ウォッチドッグタイマの
異常検出信号をＣＰＵへのリセット信号として入力する
とともに、割り込み要求として記憶することにより、命
令動作を正しく実行できないような暴走状態であっても
確実にＣＰＵを正常動作に復帰させ、その後にウォッチ
ドッグタイマ割込みの実行によって暴走状態が発生した
ことも検知できる効果がある。

また、第２．第３の実施例に示したように、ウォッチド
ッグタイマの異常検出信号をＣＰＵあるいは周辺ハード
ウェアに入力するかどうかの選択フラグを設けることに
よって、より応用範囲の広い現実的なウォッチドッグタ
イマ内蔵のマイコンを提供できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を説明するためのブロッ
ク図、第２図は本発明の第２の実施例を説明するための
ブロック図、第３図はウォッチドッグタイマの制御レジ
スタの一構成例を説明するための回路図、第４図は本発
明の第３の実施例を説明するためのブロック図、第５図
は従来例を説明するためのブロック図である。 １・・・シングルチップ・マイクロコンピュータ、２・
・・周辺ハードウェア、３・・・ＣＰＵ、４・・・ウォ
ッチドッグタイマ、５・・・Ｒ／Ｓフリップフロップ、
６．７・・・フラグ、８・・・アドレスバス、９・・・
データバス、１０・・・アドレスデコーダ、１１，１．
４・・・アンドゲート、１２・・・Ｒ／Ｓフリップフロ
ップ、１３・・・Ｄフリップフロップ、１５・・・制御
レジスタ。

Claims (1)

1. 【特許請求の範囲】 １、ＣＰＵと、前記ＣＰＵからのクリア信号が所定期間
   内に印加されない時に異常検出信号を発生するウォッチ
   ドッグタイマと、前記異常検出信号を前記ＣＰＵのリセ
   ット信号としてＣＰＵに入力する手段と、前記異常検出
   信号を記憶する記憶手段と、前記記憶手段の出力により
   前記ＣＰＵのウォッチドッグタイマ割込みを起動させる
   手段と、このウォッチドッグタイマ割込みが受付けされ
   たことにより前記ＣＰＵから発生する受付信号により前
   記記憶手段の出力をクリアする手段とを有することを特
   徴とするウォッチドッグタイマ内蔵マイクロコンピュー
   タ。 ２、前記ウォッチドッグタイマの異常検出信号を周辺ハ
   ードウェアのリセット信号として入力することを特徴と
   する請求項１記載のウォッチドッグタイマ内蔵マイクロ
   コンピュータ。 ３、前記ウォッチドッグタイマの異常検出信号を前記Ｃ
   ＰＵのリセット信号として入力するか否かの選択手段を
   有することを特徴とする請求項１記載のウォッチドッグ
   タイマ内蔵マイクロコンピュータ。 ４、請求項３記載のウォッチドッグタイマ内蔵マイクロ
   コンピュータにおいて、前記選択手段が外部リセット端
   子からのリセット信号によるシステムリセット後１回だ
   け書込み操作が行なわれるようにしたことを特徴とする
   ウォッチドッグタイマ内蔵マイクロコンピュータ。 ５、前記ウォッチドッグタイマの異常検出信号を前記周
   辺ハードウェアのリセット信号として入力するか否かの
   選択手段を有することを特徴とする請求項２記載のウォ
   ッチドッグタイマ内蔵マイクロコンピュータ。 ６、請求項５記載のウォッチドッグタイマ内蔵マイクロ
   コンピュータにおいて、前記選択手段が外部リセット端
   子からのリセット信号によるシステムリセット後１回だ
   け書込み操作が行なわれるようにしたことを特徴とする
   ウォッチドッグタイマ内蔵マイクロコンピュータ。