JPH03214307A - クロック伝送方式 - Google Patents
クロック伝送方式Info
- Publication number
- JPH03214307A JPH03214307A JP2010018A JP1001890A JPH03214307A JP H03214307 A JPH03214307 A JP H03214307A JP 2010018 A JP2010018 A JP 2010018A JP 1001890 A JP1001890 A JP 1001890A JP H03214307 A JPH03214307 A JP H03214307A
- Authority
- JP
- Japan
- Prior art keywords
- master clock
- sine wave
- clock
- circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ディジタル回路を使用する電子機器に用い
られ，マスタクロックの伝送方式に係り、更に詳しくは
マスタクロックによる雑音を除去するようにしたマスタ
クロツク伝送方式に関するものである。
られ，マスタクロックの伝送方式に係り、更に詳しくは
マスタクロックによる雑音を除去するようにしたマスタ
クロツク伝送方式に関するものである。
［発明の背景およびその課題］
従来，この種のクロック伝送方式にあっては、送信側に
て矩形波であるマスタクロックがラインを介してそのま
ま伝送され、受信側ではそのマスタクロックを受信して
使用するようになっている。
て矩形波であるマスタクロックがラインを介してそのま
ま伝送され、受信側ではそのマスタクロックを受信して
使用するようになっている。
しかしながら、マスタクロックをそのまま伝送した場合
、例えばディジタル回路とアナログ回路とが混在してい
る電子機器にあっては、そのグロックノイズがアナログ
回路の混入したり、そのクロックの高周波による不要輻
射が問題になり，特にマスタクロックの伝送ラインが長
いほど、多く回路に悪影響を及ぼすという問題点があっ
た。
、例えばディジタル回路とアナログ回路とが混在してい
る電子機器にあっては、そのグロックノイズがアナログ
回路の混入したり、そのクロックの高周波による不要輻
射が問題になり，特にマスタクロックの伝送ラインが長
いほど、多く回路に悪影響を及ぼすという問題点があっ
た。
この発明は上記課題に鑑みなされたものであり、その目
的はマスタクロックを伝送する際、高周波ノイズを除去
し、機器の各回路に影響を及ぼさないようにしたクロッ
ク伝送方式を提供することにある。
的はマスタクロックを伝送する際、高周波ノイズを除去
し、機器の各回路に影響を及ぼさないようにしたクロッ
ク伝送方式を提供することにある。
［課題を解決するための手段］
上記目的を達成するために、この発明は、ディジタル回
路のマスタクロックをラインを介して伝送するに際し、
送信側においては前記マスタクロックを低レベルの正弦
波に変換して伝送し、上記マスタクロソクの受信側にお
いては上記正弦波を所定レベルの矩形波に変換して受信
するようにしたことを要旨とする。
路のマスタクロックをラインを介して伝送するに際し、
送信側においては前記マスタクロックを低レベルの正弦
波に変換して伝送し、上記マスタクロソクの受信側にお
いては上記正弦波を所定レベルの矩形波に変換して受信
するようにしたことを要旨とする。
また、この発明は、上記マスタクロノクの送信側は上記
マスタクロツクを正弦波に変換する帯域フィルタと該正
弦波のレベルを下げる減衰部とを有し，ト記受信側は」
二記低レベルの正弦波によりクロノクを出力する共振回
路を有しているものである。
マスタクロツクを正弦波に変換する帯域フィルタと該正
弦波のレベルを下げる減衰部とを有し，ト記受信側は」
二記低レベルの正弦波によりクロノクを出力する共振回
路を有しているものである。
［作 用］
上記方式としたので，マスタクロックを伝送する際、伝
送側では、そのマスタクロソクが帯域フィルタおよび減
衰部にて低レベル正弦波に変換され、この低レベル正弦
波がラインを介して，各回路に伝送される。したがって
、高周波マスタクロックによる不要輻射、高周波ノイズ
の発生を防止することができ、各回路、例えばディジタ
ル回路、アナログ回路に悪影響を及ぼすこともない。
送側では、そのマスタクロソクが帯域フィルタおよび減
衰部にて低レベル正弦波に変換され、この低レベル正弦
波がラインを介して，各回路に伝送される。したがって
、高周波マスタクロックによる不要輻射、高周波ノイズ
の発生を防止することができ、各回路、例えばディジタ
ル回路、アナログ回路に悪影響を及ぼすこともない。
一方、マスタクロックの受信側では、ラインを介して受
信した低レベルの正弦波により所定レベルのクロック、
つまり当該回路（ＩＣ回路）に必要なレベルのマスタク
ロックが共振回路および増幅回路にて得られる。
信した低レベルの正弦波により所定レベルのクロック、
つまり当該回路（ＩＣ回路）に必要なレベルのマスタク
ロックが共振回路および増幅回路にて得られる。
［実 施 例］
以下、この発明の実施例を第１図および第２図に基づい
て説明する。
て説明する。
第１図において、ディジタル回路やアナログ回路等が使
用されている電子機器には、伝送するマスタクロックを
発生する発振回路１と、そのマスタクロックを正弦波に
変換する帯域フィルタ（ＢＰＦ）２と、その正弦波を低
レベルに減衰し、この低レベルの正弦波をラインＬに出
力する減衰部３と、そのラインＬを介した正弦波を必要
なレベルのマスタクロックに戻す共振回路４とが備えら
れている。すなわち、上記ラインＬを境として、マスク
クロックの送信側には発振回路１、帯域フィルタ２およ
び減衰部３が設けられ、受信側には共振回路４が設けら
れ、この共振回路４から出力されるマスタクロソクはＩ
Ｃ回路（ＩＣ素子）に入力されるようになっている。
用されている電子機器には、伝送するマスタクロックを
発生する発振回路１と、そのマスタクロックを正弦波に
変換する帯域フィルタ（ＢＰＦ）２と、その正弦波を低
レベルに減衰し、この低レベルの正弦波をラインＬに出
力する減衰部３と、そのラインＬを介した正弦波を必要
なレベルのマスタクロックに戻す共振回路４とが備えら
れている。すなわち、上記ラインＬを境として、マスク
クロックの送信側には発振回路１、帯域フィルタ２およ
び減衰部３が設けられ、受信側には共振回路４が設けら
れ、この共振回路４から出力されるマスタクロソクはＩ
Ｃ回路（ＩＣ素子）に入力されるようになっている。
同図に示されているように、上記帯域フィルタ２は、例
えばコイルおよびコンデンサにより構成されており、上
記減衰部３は、例えば抵抗およびコンデンサにより構成
される積分回路である。さらに、上記共振回路４は、例
えばコイルおよびコンデンサによるＬＣ共振回路と、増
幅器とから構成されている。
えばコイルおよびコンデンサにより構成されており、上
記減衰部３は、例えば抵抗およびコンデンサにより構成
される積分回路である。さらに、上記共振回路４は、例
えばコイルおよびコンデンサによるＬＣ共振回路と、増
幅器とから構成されている。
次に、上記回路を備えた電子機器の適用されるクロノク
伝送方式の作用を第２図のタイムチャート図に基づいて
説明する。
伝送方式の作用を第２図のタイムチャート図に基づいて
説明する。
まず、同図（ａ）に示されているように、発振回路１か
らは、電子機器の各回路で使用されるマスタクロックが
発生されているものとする。すると、そのマスタクロッ
クは、帯域フィルタ２にて正弦波に変換され（同図（ｂ
）に示す）、さらに減衰部３にてそのレベルが低くされ
る（同図（ｃ）に示す）．その低レベルの正弦波がライ
ンＬを介して各回路（受信側）に伝送される。
らは、電子機器の各回路で使用されるマスタクロックが
発生されているものとする。すると、そのマスタクロッ
クは、帯域フィルタ２にて正弦波に変換され（同図（ｂ
）に示す）、さらに減衰部３にてそのレベルが低くされ
る（同図（ｃ）に示す）．その低レベルの正弦波がライ
ンＬを介して各回路（受信側）に伝送される。
一方、受信側の共振回路４ではラインＬを介して低レベ
ルの正弦波を受信するととともに、その正弦波に対応す
る所定レベルの矩形波をマスタクロックとしてＩＣ回路
５に出力することになる（同図（ｄ）に示す）。
ルの正弦波を受信するととともに、その正弦波に対応す
る所定レベルの矩形波をマスタクロックとしてＩＣ回路
５に出力することになる（同図（ｄ）に示す）。
このように、マスタクロックを伝送する際、他の回路に
干渉しない低レベルの正弦波がラインＬを介して伝送さ
れるため，従来のような高周波ノイズが発生することも
なく、例えばアナログ回路に高周波ノイズが混入するこ
ともなくなり、またマスタクロツタによる不要輻射を防
止することができる。
干渉しない低レベルの正弦波がラインＬを介して伝送さ
れるため，従来のような高周波ノイズが発生することも
なく、例えばアナログ回路に高周波ノイズが混入するこ
ともなくなり、またマスタクロツタによる不要輻射を防
止することができる。
［発明の効果］
以上説明したように、この発明のクロック伝送方式よれ
ば、マスタクロツクの送信側ではそのマスタクロックを
低レベルの正弦波に変換してラインに出力し、その受信
側ではラインを介した低レベルの正弦波に対応する所定
レベルの矩形波をマスタクロックとして所定回路に入力
するようにしたので、マスタクロックを伝送する際、高
周波のマスタクロックによる不要輻射、高周波ノイズの
発生を防止することができ、各回路に対する悪影響を防
止することができるという効果がある。
ば、マスタクロツクの送信側ではそのマスタクロックを
低レベルの正弦波に変換してラインに出力し、その受信
側ではラインを介した低レベルの正弦波に対応する所定
レベルの矩形波をマスタクロックとして所定回路に入力
するようにしたので、マスタクロックを伝送する際、高
周波のマスタクロックによる不要輻射、高周波ノイズの
発生を防止することができ、各回路に対する悪影響を防
止することができるという効果がある。
第１図はこの発明の一実施例を示し，クロック伝送方式
が適用される電子機器内の概略的部分ブロック図，第２
図は上記クロツク伝送方式の作用を説明するためのタイ
ムチャート図である。 図中、■は発振回路、２は帯域フィルタ、３は減衰部、
４は共振回路、５はＩＣ回路、Ｌはラインである。
が適用される電子機器内の概略的部分ブロック図，第２
図は上記クロツク伝送方式の作用を説明するためのタイ
ムチャート図である。 図中、■は発振回路、２は帯域フィルタ、３は減衰部、
４は共振回路、５はＩＣ回路、Ｌはラインである。
Claims (2)
- （１）ディジタル回路のマスタクロックをラインを介し
て伝送するに際し、送信側においては前記マスタクロッ
クを低レベルの正弦波に変換して伝送し、前記マスタク
ロックの受信側においては前記正弦波を所定レベルの矩
形波に変換して受信するようにしたことを特徴とするク
ロック伝送方式。 - （２）前記マスタクロックの送信側は前記マスタクロッ
クを正弦波に変換する帯域フィルタと該正弦波のレベル
を下げる減衰部とを有し、前記受信側は前記低レベルの
正弦波によりクロックを出力する共振回路を有している
請求項（１）記載のクロック伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010018A JPH03214307A (ja) | 1990-01-19 | 1990-01-19 | クロック伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010018A JPH03214307A (ja) | 1990-01-19 | 1990-01-19 | クロック伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214307A true JPH03214307A (ja) | 1991-09-19 |
Family
ID=11738657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010018A Pending JPH03214307A (ja) | 1990-01-19 | 1990-01-19 | クロック伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214307A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5987209A (en) * | 1994-08-05 | 1999-11-16 | Funai Electric Co., Ltd. | Video signal receiver in which a reference signal is shared by a PLL circuit which sets the output frequency of a local RF-IF oscillator and by the chrominance signal generator |
| EP1320019A3 (en) * | 2001-12-14 | 2005-09-28 | Alps Electric Co., Ltd. | Clock signal supply circuit |
| JP2014117505A (ja) * | 2012-12-18 | 2014-06-30 | Sankyo Co Ltd | 遊技機 |
| WO2021100435A1 (ja) * | 2019-11-20 | 2021-05-27 | ヤマハ株式会社 | 検出システム、演奏操作装置、電子鍵盤楽器および検出方法 |
-
1990
- 1990-01-19 JP JP2010018A patent/JPH03214307A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5987209A (en) * | 1994-08-05 | 1999-11-16 | Funai Electric Co., Ltd. | Video signal receiver in which a reference signal is shared by a PLL circuit which sets the output frequency of a local RF-IF oscillator and by the chrominance signal generator |
| EP1320019A3 (en) * | 2001-12-14 | 2005-09-28 | Alps Electric Co., Ltd. | Clock signal supply circuit |
| JP2014117505A (ja) * | 2012-12-18 | 2014-06-30 | Sankyo Co Ltd | 遊技機 |
| WO2021100435A1 (ja) * | 2019-11-20 | 2021-05-27 | ヤマハ株式会社 | 検出システム、演奏操作装置、電子鍵盤楽器および検出方法 |
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